p4 Flip Flop

5/11/2018 p4 Flip Flop - slidepdf.com

http://slidepdf.com/reader/full/p4-flip-flop 1/14

Flip-Flop

Pa e 1 of 8

S R Qn+1 Ketarangan

0 0 Qn Hold

0 1 0 Reset1 0 1 Set

1 1 Don't C are Tidak boleh

FLIP-FLOP

4.1 Tujuan

Mengenal berbagai macam flip-flop beserta karakteristik masing-masing, antara lain FF-SR,

FF-D, dan FF-JK.

Mengetahui prinsip kerja rangkaian FF dan IC yang ada

4.2 Teori

Berbeda dengan percobaan sebelumnya, pada percobaan ini akan dikenalkan dasar

dari rangkaian yang bekerja berdasarkan urutan waktu (Sequential Circuits). Output dari

rangkaian sequential ditentukan oleh input yang terjadi sebelumnya. Dengan kata

lain rangkaian mempunyai memory. Sebagai rangkaian memori flip-flop dapat

menyimpan informasi dalam bentuk digit-digit bilangan biner ("0" dan "1").

Flip-flop yang banyak dikenal ada 3 macam, yaitu :

1. Flip-flop Set-Reset (FF-SR)

2. Flip-flop Delay atau Data latch (FF-D)

3. Flip-Flop J-K (FF-JK)

4.2.1. Flip-Fl o p SR (FF-SR)

Dasar dari rangkaian sequential adalah Flip-flop S-R (FF-SR) yang mempunyai

rangkaian sebagai berikut :

U?AS 2

3

74LS02

U?B5

R 674LS02

1 Qn'

4 Qn

Keterangan :Gambar 4.1 Rangkaian dasar Flip-Flop S-R



Flip-Flop

Pa e 2 of 8

Qn : kondisi awal sebelum FF diberi nilai tertentu

Qn+1 : kondisi Q setelah S dan R diberi nilai

S : masukan set

R : masukan Reset



Cara kerja FF-S-R

1. perlu diingat, suatu gerbang NOR mempunyai tabel kebenaran sebagai berikut :

A B OR NOR 0 0 0 10 1 1 0

1 0 1 01 1 1 0

Sehingga apabila salah satu atau kedua masukan gerbang NOR adalah 1, maka

kelurannya adalah 0.

2. Karena rangkaian FF-SR dibangun dari gerbang NOR, maka jika salah satu masukan S

atau R berlogika 1, maka keluarannya akan berlogika 0.

3. Jika masukan S berlogika 1 dan masukan R berlogika 1, maka keluaran Q = Q = 0. Dalam

FF kondisi ini tidak boleh terjadi, karena keluaran Q dan Q tidak boleh sama.

4. Jika masukan S berlogika 1 dan masukan R berlogika 0, maka keluaran gerbang NOR ke-1

( Q ) akan berlogika 0, sehingga keluaran gerbang NOR ke-2 (Q) berlogika 1 atau dengan

kata lain dalam kondisi Set.

5. Jika masukan S berlogika 0 dan masukan R berlogika 1, maka keluaran gerbang NOR ke-2

(Q) akan berlogika 0, sehingga keluaran gerbang NOR ke-1 ( Q ) berlogika 1 atau dengan

kata lain dalam kondisi Reset.

6. Jika masukan S berlogika 0 dan masukan R berlogika 0 :

sedangkan kondisi Q sebelumnya (Qn) adalah 1 dan Q sebelumnya ( Q n) adalah 0,

maka keluaran gerbang NOR ke-1 ( Q ) berlogika 0, sehingga keluaran gerbang NOR

ke-2 (Q) akan berlogika 1. (tetap/hold)

Sedangkan jika jika Q sebelumnya (Qn) adalah 0 dan Q sebelumnya ( Q n) adalah

1, maka keluaran gerbang NOR ke-2 (Q) akan berlogika 0, sehingga keluaran

gerbang NOR ke-1 ( Q ) berlogika 1. . (tetap/hold)

Jika diamati kondisi keluarannya sama dengan kondisi sebelumnya (hold)

Biasanya input A dan B tidak boleh secara serentak menuju nol agar Qa dan Qb dapat

dianggab selalu komplemen.

Percobaan FF-SR

4.2.1.1 Alat-alat : 1 buah protoboard

1 buahDC

power suply



1 buah 7402, 7408 2 buah led 2 buah R = 330 1 buah saklar tekan 1 buah kapasitor 47pF dan R = 10K jumper.



4.2.1.2 Diagram Percobaan

S

100

+5

10

K

470n

F

A

1

2

Cloc

k

1

2B

U

?A

7

4

08

U

?

A

7

408

220

U?A

3 21

3

740

2

U?A

21

3 3

74

02

QA

220

QB

220

220 R

Gambar 4.2 Rangkaian Percobaan Flip-Flop R-S

4.2.1.3 Langkah-langkah

percobaan

1. Susun rangkaian sesuai gambar 4.2

2. Beri masukan sebagaimana Tabel 4.1.

3. Masukan clock = 1 jika saklar dilepas, clock = 0 jika ditekan

4. Amati S, R, QA, dan QB catalah hasil pengamatan anda. Bagaimanakah hubungan QA, dan

QB.

4.2.1.4 Data Hasil Percobaan

Tabel 4.1 Data hasil Pengamatan Flip-Flop R-S

Clock A B S R Q Q1 0 00 0 1

1 0 1

0 0 0

1 0 00 1 0

1 1 0



LED menyala = Logika 1 LED padam = Logika 0 Clock 1 = saklar dilepas Clock 0 = saklar ditekan

0 0 1

1 0 1

0 1 11 1 1

0 0 0

1 0 0

Keterangan :

QA = Q , QB = Q



clock

A

B

QB

Diagram Waktu FF-SR

Tabel 4.2 Data Penyederhanaan hasil Pengamatan Flip-Flop R-S

S R Qn+10 01 0

0 11 1

4.2.2. Flip- F lop D (FF-D)

FF-D memiliki 1 input yang disebut D (Data) serta 2 output yang disebut Q dan Q . pada

dasarnya FF-D diperoleh dari FF-SR yang salah satu inputnya didapat dengan meng-

komplemenkan input

yang

lain.

D

Clock

U

?A

S 1

2

74

08

3A 2

3

U?

A

74

02

1

Qn'

A 4

1 2 5

R 7404

U?

B

7

408

U

?B5

6 6

B

7402

4 Qn



Gambar 4.3 Rangkaian dasar Flip-Flop S-R

Tabel pengoperasian Flip-Flop D

Masukan Keluara

Clock D S R n

0 1 1 0 Hol Hol1 1 1 0 1 00 0 0 1 Hol Hol1 0 0 1 0 1



1

4

C D

S D

Sehingga jika disederhanakan, maka tabel kebenaran FF-D adalah :

Tabel kebenaran FF-D

Masukan Keluaran

Clock D n+1 B =1 0 Hol1 1 Hol0 0 00 1 1

Dimana keluaran FF-D akan sama dengan masukkannya, Jika D = 1, maka Q = 1, jika D = 0,

maka Q = 0.

Percobaan FF-D

4.2.2.1 Alat-alat : 1 buah protoboard 1 buah DC power suply 1 buah 7474 2 buah led 2 buah R = 220 1 buah R = 10 K 1 buah C = 47pF 1 buah saklar tekan jumper.


+5

10K

47 pF

2 D

3

CLK

Q

5

7474

Q

6

330

330

Gambar 4.4 Rangkaian Percobaan Flip-Flop D4.2.2.3 Langkah-langkah percobaan

1. Susun rangkaian sesuai gambar 4.4. Pada SD = 1 dan CD = 1.

2. Berikan input clock dan D sebagaimana Tabel 4.2.



Dimana untuk Clock 1 = saklar dilepas, sedangkan Clock 0 = saklar ditekan.




Tabel 4.3 Data hasil Pengamatan Flip-Flop D

D Clock Qn+10 00 1

1 11 01 11 00 00 10 01 01 10 10 00 11 11 0

1 10 10 00 10 0

Clock

D

Qn+1

Diagram waktu FF-D

4.2.3. Flip-Fl o p JK (FF-JK)

FF-JK dibangun dari 2 buah FF-SR yang dihubungkan menjadi satu, yaitu keluaran FF-

SR pertama menjadi masukan FF-SR kedua dan keluaran FF-SR kedua menjadi masukan FF-

SR pertama. FF-SR pertama disebut "master", FF-SR kedua disebut "slave". Hubungan kedua

FF-SR tersebut ditunjukkan dalam Gambar 4.5.

Tabel kebenaran FF-JK

J K Q Keteranga0 0 Q Hol

d = kondisi sebelumnya1 0 1 Set0 1 0 Reset1 1 Qn' Toggle = kebalikan kondisi



Clock

3

2

C D

S D

U?A

1 MASTER U?A

J 213

74LS11

U?B

3K 4

5

74LS11

12

2S1

3

5

6

6R1

7402

U

?

B

74

02

A

1 A

1

2

4 B

4

5

U?A

74

LS

08

U?

B

74LS08

SLAVEU?C

3 8S2 10 Q

9

7402

U?D11

13 Q'6 12R2

7402

Clock 1 2

7404

Gambar 4.5 Rangkaian dasar FF-JK

Percobaan FF-JK

4.2.3.1 Alat-alat : 1 buah protoboard

1 buah DC power suply

1 buah 7476

2 buah led

2 buah R = 220 , 1 buah R = 10K

1 buah saklar tekan

jumper.


+5

10K

47pF

CAP

4 J

1

CLK

16 K

7476

Q

15

Q

14

220

220



Gambar 4.6 rangkaian Percobaan FF-JK

4.2.3.3 Langkah-langkah percobaan

1. Susun rangkaian sesuai gambar 4.5. Beri SD = H dan CD = H2. Berikan input clock dan J-K sebagaimana Tabel 4.3. Perhatikanlah keluaran Q, amati apa

yang terjadi.




Tabel 4.3 Data hasil Pengamatan Flip-Flop J-K

J K Clock Qn+10 1 1

1 0 11 0 01 1 01 1 10 1 10 1 01 0 01 0 10 0 10 0 00 1 00 1 11 1 1

1 1 01 0 01 0 10 0 1

clock

J

K

Q

Diagram waktu Flip-Flop J-K

p4 Flip Flop

Documents

Transcript of p4 Flip Flop