Laporan flip flop
-
Upload
huda-avianto -
Category
Documents
-
view
513 -
download
32
description
Transcript of Laporan flip flop
0
LAPORAN PRAKTIKUM 4 FLIP FLOP
Laporan ini di tujukan untuk melengkapi hasil praktikum 4 tentang rangkaian flip flop
Kelompok 4
Moch Huda Avianto
Ridjal Ramdlani
Manggala Pradana
Singgih Ery
FAKULTAS SAINS DAN TEKNOLOGI
TEKNIK ELEKTRO
UIN SUNAN GUNUNG DJATI BANDUNG
1
I . Tujuan
1. Mengenal, mengerti dan memahami operasi dasar Rangkaian Flip – Flop.
2. Mengenal berbagai macam IC Flip-Flop.
II. Teori Dasar
Pemahaman terhadap rangkaian Flip-Flop (FF) ini sangat penting karena FF merupakan
satu sel memori. Keadaan keluaran FF dapat berada dalam keadaan tinggi atau keadaan rendah,
untuk selang waktu yg dikehendaki. Biasanya untuk mengubah keadaan tersebut diperlukan
suatu masukan pemicu.
II.A Flip Flop SR
Flip Flop SR merupakan rangkaian dasar untuk menyusun berbagai FF yang lainya . FF-
SR dapat di susun dari dua gerbang NAND atau gerbang NOR
Gambar 1.1 FF SR dari gerbang NAND
Gambar 1.2 FF SR dari gerbang NOR
S R Q a+1
0 1 1
1 0 0
1 1 Qn
0 0 Don’t care
S R Q a+1
0 1 0
1 0 1
0 0 Qs
1 1 Don’t care
2
Mengeset FF berarti membuat keluaran Q=1 dan mereset FF berarti membuat keluaran Q=0 dari
kondisi stabil / Tak berubah. Mereset FF dari gerbang NAND dapat di lakukan dengan membuat
S=0 dan mereset di lakukan dengan membuat R=0 , sedangkan mengeset FF dari gerbang NOR
dapat dilakukan dengan membuang S=1 dan mereset dengan memberi nilai R=1.
Gambar 1.3 berikut ini melukiskan bentuk keluaran dari FF SR dengan menggunakan NAND
Gambar 1.3 . sinyal keluaran pada FF SR
II.B Flip-Flop SR Terlonceng
FF jenis ini dapat dirangkai dari FF-SR ditambah dengan dua gerbang AND atau
NAND untuk masukan pemicu yang disebut dengan sinyal clock (ck).
Gambar 2.1 FF terlonceng dari NAND
Gambar 2.2. FF terlonceng dari NOR
3
Dari tabel kebenaran kedua rangkaian diatas terlihat bahwa untuk sinyal clock yang tinggi, FF ini
bekerja seperti FF-SR dari gerbang NOR, sedangkan untuk sinyal clock yang rendah, keluaran Q
tidak bergantung kepada input R dan S, tetapi tetap mempertahankan keadaan terakhir sampai
datangnya sinyal clock berikutnya. Sebagai ilustrasi, berikut ini akan diberikan contoh bentuk
sinyal Q.
Gambar 2.3 Hubungan antara Q dengan S.R dan Clock
II.C. D Flip-Flop
D FF (Data atau Delay Flip-Flop) adalah Flip-Flop yang hanya terdiri dari sebuah input,
yaitu D, sepasang output yang nilainya berlawanan, yaitu Q dan Q’, dan sepasang feedback.
Selain itu, D FF juga dilengkapi dengan bit CLK atau Clock sebagai input. Clock ini
memberikan izin, kapan saatnya nilai output boleh berubah. Ringkasnya, nilai output Q akan
selalu sama dengan D dan perubahan nilai output hanya bisa terjadi jika diizinkan oleh kondisi
clock. Ada 4 macam kondisi clock, yaitu
HIGH clock, yaitu saat nilai CLK = 1 atau HIGH.
LOW clock, yaitu saat nilai CLK = 0 atau LOW.
Positive Edge atau Rising Edge clock, yaitu saat transisi nilai CLK dari LOW ke
HIGH atau dari 0 ke 1.
Negative Edge atau Falling Edge clock, yaitu saat transisi nilai CLK dari HIGH
ke LOW atau dari 1 ke 0.
4
Pada gambar 8.3 dapat dilihat Rangkaian, Tabel Kebenaran dan Simbol D-FF. Nilai
output tetap selama CLK = 0. Nilai output akan sama dengan input D saat CLK = 1. Sedangkan
gambar 8.4 adalah contoh D-FF yang dilengkapi Rising Edge Clock, nilai outputnya diizinkan
berubah hanya saat CLK transisi dari LOW ke HIGH seperti dapat dilihat pada tabel kebenaran
dalam gambar 8.4.b.
Gambar 3.1. D-FF dengan HIGH clock. (a) Rangkaian, (b) Tabel Kebenaran (c) Simbol
Gambar 3.2. D-FF dengan Rise Clock. (a) Rangkaian, (b) Tabel Kebenaran (c) Simbol
Terkait implementasinya, biasanya D-FF dikemas dalam IC yang berisi 8 Flip-Flop,
misalnya IC yang Tabel Kebenaran dan Simbolnya dapat dilihat pada gambar 8.5. Inputnya
terdiri dari MR (Master Reset), CP (Clock Pulse) dan 8-bit Dn (D0 sampai D7). Sedangkan
outputnya terdiri dari 8-bit yaitu Qn (Q0 sampai Q7). Setiap D hanya terkait dengan satu Q
tertentu, misalnya Q3 hanya dipengaruhi D3 dan seterusnya.
Seperti tampak pada tabel dalam gambar 8.5, izin perubahan diberikan oleh Rising Clock
atau transisi pin CP dari LOW ke HIGH. Tetapi jika MR direset atau dibuat menjadi LOW, maka
seluruh pin Qn dipaksa jadi LOW tanpa menghiraukan clock maupun Dn. Sehingga dalam operasi
5
normalnya, MR harus HIGH dan kesempatan perubahan hanya pada saat pin CP mengalami
transisi dari LOW ke HIGH.
Gambar 3.3. D-FF 8-bit. Tabel Kebenaran dan Simbol Rangkaiannya.
8.3. JK Flip-Flop
JK-FF merupakan penyempurnaan SR-FF, sehingga semua kombinasi input JK
dibolehkan, tidak ada kondisi pantangan seperti pada SR-FF yang tabel kebenarannya dapat
dilihat pada gambar 8.1. Seperti dapat dilihat pada tabel kebenaran dalam gambar 8.7.b, jika
clock mengizinkan, maka semua kombinasi JK akan memberikan output yang valid. Sesuai
kondisi input JK, ada 4 kemungkinan output yang semuanya valid, yaitu
a. No Change, Tidak ada perubahan pada output jika JK = 00.
b. Set K, Pin Q’ akan bernilai 1 karena JK = 01.
c. Set J, Pin Q akan bernilai 1 karena JK = 10.
d. Toggle, Nilai output menjadi kebalikan kondisi sebelumnya jika input JK = 11.
Misalnya jika sebelumnya QQ’ = 10, setelah diizinkan clock, berubah menjadi QQ’ =
01.
6
Gambar 4.1. JK-FF. (a) Rangkaian. (b) Tabel Kebenaran. (c) Simbol.
Pada gambar 8.8 dapat dilihat diagram waktu untuk JK-FF. Sisi kiri adalah nama pin,
yaitu J, K, CLK dan Q. Dari kiri ke kanan adalah perubahan nilai masing-masing pin seiring
berjalannya waktu, ada saat dalam kondisi LOW dan ada saat HIGH. Perhatikan 4 garis vertikal
berwarna biru, termasuk ujung anak panahnya. Terkait pin CLK, keempat garis biru tsb
menyentuh kondisi CLK saat rising edge atau transisi CLK dari LOW ke HIGH. Tiga panah biru
meliuk dari rising edge pada CLK ke Q menandakan bahwa perubahan pada Q tersebut terjadi
setelah masing-masing rising edge. Dari kiri ke kanan, anak panah biru pertama menunjukkan Q
berubah menjadi HIGH setelah rising edge karena JK = 10. Anak panah kedua Q dipaksa
menjadi LOW karena JK = 01. Sedangkan anak panah ketiga Q toggle, dalam hal ini beralih dari
LOW menjadi HIGH karena JK = 11. Seandainya JK = 11 sepanjang waktu, maka Q akan
toggle, berubah dari LOW menjadi HIGH atau sebaliknya, setiap kali setelah rising edge.
Pada Tabel 8.1 dapat dilihat ada 4 macam peralihan Q, yaitu
dari 0 ke 0 atau tetap LOW, terjadi karena J = 0, tanpa memperdulikan kondisi pin
K
dari 0 ke 1, terjadi karena J = 1.
dari 1 ke 0, terjadi karena K = 1, tanpa memperdulikan kondisi pin J.
dari 1 ke 1 atau tetap HIGH, terjadi karena K = 0.
7
Gambar 4.2. Diagram Waktu (Timing Diagram) JK-FF.
Tabel 2.2. Tabel Eksitasi JK-FF.
Qn Qn+1 J K
0 0 0 x
0 1 1 x
1 0 x 1
1 1 x 0
Pada Gambar 8.9. dapat dilihat contoh IC (Integrated Circuit atau Chip) yang berisi 2
buah JK-FF yang tidak terkait satu sama lain, masing-masing memiliki JK, CP (Clock Pulse), R
dan QQ’. Seperti tampak pada tabel kebenarannya, tipe clock-nya adalah falling edge clock,
artinya kesempatan perubahan terjadi saat CP transisi dari HIGH ke LOW. Pin R digunakan
untuk reset atau memaksa Q menjadi LOW. Pin R ini active LOW, jika pin R = 0, maka QQ’ =
01 tanpa memperdulikan kondisi pin lainnya termasuk kondisi CP, tidak harus falling edge.
8
III.Alat Alat Percobaan
Modul Perangkat praktikum Rangkaian digital
IC-TTL 7400, IC-TTL 7402, IC-TTL 7048
IC-TTL 7474 dan 7475 (FF-Data), IC-TTL 7473 dan 7476 (FF-JK)
Kabel-kabel Penghubung
IV.Prosedur Percobaan
IV.A Percobaan Pertama
1. Pastikan catu daya dalam posisi OFF. Pasangkan IC TTL 7402 (NOR) pada Projectboard
2. Perhatikan datasheet IC 7402. Pasangkan kabel untuk memberi catu daya pada IC
tersebut.
3. Susun rangkaian seperti pada gambar 4.1. sinyal sinyal masukan dihubungkan dengan
saklar saklar masukan, dan sinyal-sinyal keluaran dengan peraga LED.
4. Mintalah kepada pembimbing praktikum untuk memeriksa rangkaian yang disusun, jika
rangkaian sudah benar, hidupkan catu dayanya.
5. Variasikan nilai masukan A dan B berurutan seperti yang tertera pada table dan amati
keluaranya , Tuliskan hasil pengamatan pada table yg telah disediakan.
6. Minta kepada pembimbing praktikum untuk memeriksa data yang di peroleh .
Gambar 4.1. rangkaian percobaan 1
7. Gambarkan diagram waktu dari hasil yang di
peroleh
R S Q Q^
0 1
0 0
1 0
0 0
0 1
1 1
9
V.Percobaan kedua
1. Pastikan Catu daya dalam posisi OFF, pasangkan IC TTL 7402 dan IC TTL 7408 (AND)
pada Projectboard
2. Perhatikan datasheet 7402 dan 7408 . Pasangkan kabel untuk memberi catu daya masing
masing IC tersebut (catu daya tetap pada posisi OFF).
3. Susun rangkaian seperti pada gambar 5.1. sinyal sinyal masukan (clock CK, dan data =
D) dihubungkan pada saklar saklar masukan dan sinyal keluaran F1 dan F2 pada peraga
LED
4. Mintalah kepada pembimbing praktikum, untuk memeriksa rangkaian yang disusun. Jika
rangkaian sudah benar hidupkan catu dayanya.
5. Variasikan nilai masukan CK dan D berurutan seperti tertera pada table dan amati
keluaranya . Tuliskan hasil pengamatan pada table yang telah disediakan.
6. Minta kepada pembimbing praktikum untuk memeriksa data yang diperoleh, jika data
sudah benar matikan catudaya dan lepas rangkaian yang telah disusun
10
VI .Data dan Hasil Percobaan
Percobaan Pertama
Tabel Hasil Pengamatan Flip-Flop Dengan IC TTL 7402 (NOR)
R S Q Q’
0 1 1 0
0 0 1 0
1 0 0 1
0 0 1 0
0 1 1 0
1 1 0 0
Diagram Waktu Flip-Flop Dengan IC TTL 7402 (NOR)
R
Q
S
Q
11
Percobaan Kedua
Tabel Hasil Pengamatan Flip-Flop Dengan IC TTL 7402 (NOR) dan IC TTL 7408
(AND)
CK D F1 F2
1 1 1 0
0 1 1 0
0 0 1 0
1 0 0 1
1 1 1 0
1 0 0 1
0 0 0 1
0 1 0 1
Diagram Waktu Flip-Flop Dengan IC TTL 7402 (NOR) dan IC TTL 7408 (AND)
CK
F2
F1
D
12
VII.Kesimpulan
Kesimpulan yang diperoleh dari hasil percobaan flip flop gerbang logika adalah :
Pada flip flop RS terdapat dua masukan yaitu R (Reset) dan S (set). Keluaran dari
flipflop ini adalah Q dan Q komplemen.
Pada rangkaian flip flop RS terdapat 3 kondisi tergantung pada inputnya yaitu
kondisiterlarang (saat input 0:0), kondisi normal (saat input 1:0 dan 0:1), dan saat kondisi
don’tcare (saat input 1:1).