7. Rangkaian Elektronik Gerbang

Uraian pada sesi ini hanya secara fungsi dari untai, untuk uraian secara teoritis perhitungan dalam mencari arus atau tegangan dapat dilakukan pada pembahasan tentang Transistor

7.1. Transistor-Transistor Logic (TTL)

Pensaklaran pada TTL memanfaatkan proses pembuatan yang murah yaitu dengan menerapkan untai transistor emitor ganda dalam fabrikasi Icnya. Topologi untai TTL dapat dilihat pada gambar 1, yaitu emitor Q1 berfungsi sebagai saluran input dan Q2, Q3 berfungsi sebagai penguat sinyal yang dihasilkan oleh Q1. Emitor – kolektor Q1 berfungsi sebagai diode, sehingga saat salah satu input diberi logika 0 maka pada kolektor akan berlogika 1. Bila semua input pada emitor Q1 diberi logika 1, maka kolektor akan berlogika 1 pula dengan demikian fungsi tersebut adalah fungsi AND.

Fungsi Q2 dan Q3 sebagai fungsi penguat dan sinyal input pada basis Q2 dikuatkan untuk diumpankan pada Q3 melalui emitor Q2, dengan demikian sinyal diterima oleh Q3 dengan fasa yang sama. Kemudian oleh Q3 dikuatkan dan dikeluarkan melalui kolektor, dengan demikian sinyal dibalikan dengan demikian merupakan fungsi NOT. Dari rangkaian secara keseluruhan merupakan fungsi NAND.

Gambar 1. Rangkaian TTL pada gerbang NAND

7.2. Direct Coupled Transistor Logic (DCTL)

Pensaklaran pada TTL berikut menerapkan untai paralel transistor yaitu kolektor disatukan dihubungkan pada R1 dan menyatukan emitor untuk dihubungkan dengan ground sedangkan input gerbang diumpankan pada basis.Topologi untai TTL dapat dilihat pada gambar 2, yaitu basis Q1 dan Q2 berfungsi sebagai saluran input dan Q3, Q4 berfungsi sebagai penguat sinyal yang dihasilkan oleh Q1dan Q2. Bila semua atau salah satu input diberi logika 1, maka kolektor Q1 dan Q2 akan berlogika 0 karena antara kolektor dan emitor mempunyai resistansi rendah sehingga tegangan pada kolektor juga rendah (berlogika 0) dengan demikian fungsi tersebut adalah fungsi NOR.

Fungsi Q2 dan Q3 sebagai fungsi penguat dan sinyal input pada basis Q2 dikuatkan untuk diumpankan pada Q3 melalui emitor Q2, dengan demikian sinyal diterima oleh Q3 dengan fasa yang sama. Kemudian oleh Q3 dikuatkan dan dikeluarkan melalui kolektor, dengan demikian sinyal dibalikan dengan demikian merupakan fungsi NOT. Dari untai secara keseluruhan merupakan fungsi OR.

Gambar 2 Untai Rangkaian elektronik Gerbang OR

7.3. CMOS Logic

Fungsi gerbang sama antara CMOS logic dan TTL, untai ditunjukan pada gambar 3 yang terdiri Q1 , Q2 dari jenis PMOS dan Q3, Q4 dari jenis NMOS. Dimana untai merupakan fungsi gerbang NAND, saat A=0 maka Q3 akan off dan Q1 on, arus mengalir melalui Q1, tegangan drop pada Q1= nol sehingga tegangan pada Y = Vdd. Dan saat B=0 maka Q2 akan off , Q4 akan on, arus mengalir melalui Q4 tegangan drop pada Q4= nol sehingga tegangan pada Y = Vdd. Bila A=0 dan B=0, maka kondisi Y=Vdd, sebaliknya kalau keduanya A=1 dan B=1 maka Q2 dan Q3 akan on sedang Q1 dan Q4 akan off sehingga Y akan terhubung langsung pada ground dengan demikian Y akan berlogika nol.

Gambar 3. untai elektronik Gerbang NAND

2. RS-Flip-Flop

Mikrokontroler, mikroprosesor dan komputer memerlukan tempat penyimpanan data dalam bentuk biner 1 atau 0, untuk itu diperlukan rangkaian digital yang dapat melakukan tugas tersebut. Sebagai contoh sebuah komputer generasi 486 memerlukan 32 bit dan sebuah komputer generasi Pentium memerlukan 64 bit, yang berarti diperlukan tempat penyimpanan 64 tempat untuk nilai biner 0 atau 1.

Tempat penyimpanan digital dalam melaksanakan proses digunakan rangkaian digital yang dikenal dengan nama Flip-flop, saat menerima input akan terjadi Flip yaitu output diset pada satu kondisi dan saat menerima input berikutnya terjadi Flop yaitu output diset kembali pada kondisi sebelumnya. Bergulingnya kondisi output diakibatkan oleh adanya perubahan kondisi kedua input, oleh karena itu kedua input disebut dengan Set dan Reset.

Berikut merupakan rangkaian Flip-flop dengan menggunakan gerbang NAND dan menggunakan gerbang NOR, perbedaan dari kedua Flip-flop adalah pada NAND tidak diijinkan adanya Set = 0 dan Reset = 0, pada NOR tidak diijinkan adanya Set = 1 dan Reset = 1. Pada Flip-flop kondisi yang diinginkan adalah antara kedua output selalu memiliki nilai biner yang berlawanan, yaitu Q

= 1 maka = 0 atau sebaliknya Q = 0 maka = 1 dengan demikian nilai biner dapat dipegang.

Bergulirnya nilai 0 ke 1 atau 1 ke 0 pada output Flip-flop adalah berdasar Set dan Reset yang diberikan pada input (tabel kebenaran)

Gambar Flip-flop dengan gerbang NOR.

Gerbang NAND

S R Q0 0 tidak boleh Tidak boleh

0 1 0 1

1 0 1 0

1 1 memegang memegang

Gambar Flip-flop dengan gerbang NAND Berikut merupakan diagram pulsa untuk RS-Flip-flop

Gambar . Diagram Pulsa RS-Flip-flop

Dari gambar terlihat saat t0- t1 R dan S pada kondisi High untuk output belum tahu kondisinya, saat t1 R diberi logika 0 untuk beberapa waktu dan Q akan tereset sedangkan Q menjadi High. Pada saat t2 input Set = 0 sehingga membuat Q = High yang berarti Flip-flop di Set.

3. Clocked RS-Flip-flop

Rangkaian logika berikut menggambarkan RS-FF, hanya pada saluran R dan S yang digunakan sebagai saklar dimana salah satu R atau S selalu terhubung dengan ground dan padanya dipasang resistor 100K sebagai pull up. Dengan demikian kondisi output akan selalu pada kondisi diset atau direset, rangkaian ini dikenal dengan standar bistabil multivibrator karena begitu ada perubahan pada input akan langsung merubah kondisi output.

Gambar Standar Bistabil Multivibrator

Dalam untai digital elektronik dibutuhkan adanya sinkronisasi antara satu bagian dengan bagian lainnya, untuk itu digunakan clocked Flip-flop yang mana perubahan pada input tidak dapat langsung merubah outputnya menunggu sampai adanya clock sinkronisasi. Clock ini merupakan signal referensi kerja sistem dan disebut clock pulsa. Tabel Kebenaran Clocked FF-R-S

Gambar Clocked RS-Flip-flop

Pada gambar terlihat dua input terminal R dan S, tetapi ada tambahan yaitu terminal Clk sebagai input Clock, proses Set terjadi bila S = High dan R = Low serta diberi pulsa Clock, bila R = High dan S = Low diberi pulsa Clock maka Flip-flop di reset.

Synchronous D Flip-Flop

4. D- Clocked Dan D-Latch Flip-flop

Permasalahan RS-FF adanya kondisi input yang tidak diinginkan, untuk itu diperlukan sedikit modifikasi sehingga dapat digunakan sebagai dasar 1 bit memori (Q=1 dan Q=0), yang dikenal dengan nama D Flip-flop.

a. b.

Gb. Clocked D-FF triger pada transisi ke positip

c.

Input D merupakan input kendali tunggal yang menentukan kondisi output FF sesuai dengan tabel diatas, dan kondisi ini dicapai bilamana clock input pada transisi positif seperti yang diilustrasikan pada gambar c. Jadi setiap kali terjadi transisi positip pada input clock akan membuat perubahan pada output sesuai dengan data yang ada pada input dan terjadi transisi negatif pada clock tidak akan memberikan dampak apa-apa pada output. Namun demikian terdapat pula D flip-flop dengan perubahan input saat terjadi transisi negatif pada clock.

Pada gambar dapat dilihat perubahan output akibat adanya clock pada transisi positif dan terlihat bahwa sinyal output sama dengan sinyal data yang dimasukkan (D).

Rangkaian D-FF dapat dibangun dari RS-FF atau JK-FF seperti gambar berikut:

Gambar Rangkaian D-FF dari RS dan JK-FF Untuk aplikasi D-FF dapat dilihat pada gambar berikut: Gambar Contoh aplikasi D-FF

Berikut ini merupakan D-Latch, yang rangkaiannya dibangun seperti pada gambar dan cara kerjanya sebagai berikut:

1. Ketika input clock Low pada input D tidak ada efek selama input Clear pada NAND FF tetap High.

2. Ketika input clock transisi ke High maka input D akan menghasilkan output sesuai dengan kondisi data pada D.

Tabel D-FF

X : 0 atau 1

Gambar Rangkaian D-FF dari gerbang dasar

Berikut juga merupakan rangkaian D-FF menggunakan IC 7475:

Tabel Kebenaran FF- D

Gambar D-Flip-flop

Pada saat E(enable) = High, input D akan memberikan dampak pada output atau dengan kata lain data D ditransfer ke output Q. Berdasar table kebenaran diatas berlaku aturan D-FF sebagai berikut:

• Bila input D = High, maka output Q akan atau tetap High ketika Clock High.

• Bila input D = Low, maka output Q akan atau tetap Low ketika Clock High.

• Bila E(enable) = Low, maka Q akan tetap seperti sebelumnya walaupun D berubah.

• Bila S = Low dan R = High, maka output Q akan High sedangkan E dan D tidak memberikan dampak pada output.

• Bila S = High dan R = Low, maka output Q akan Low sedangkan E dan D tidak memberikan dampak pada output.

• E dan D berdampak pada output manakala S = High dan R = High

FF juga disebut sebagai satuan memori satu bit atau sel. Karena informasi tsb. tersimpan atau terkunci didalam FF, maka FF tsb bertindak sebuah latch yang sering disebut FF-D latch.

Tabel kebenaran D-Flip-flop

Perbedaan antara clocked D-FF dan Latch D-FF adalah, untuk clocked D-FF kondisi output berubah saat clock pada posisi pojok transisi dan output tidak berubah pada posisi clock yang lain. Pada Latch D-FF output berubah sesuai dengan input D manakala input clock pada kondisi High. Apabila diinginkan input data langsung ditransfer ke output maka pada saluran E(enable) dihubungkan langsung ke +5 Volt atau selalu High, rangkaian ini disebut Transparan Latch.

Gambar Transparan Latch

5. Edge Triggering Flip-flop Sistem Clock dalam digital adalah gelombang kotak (square wave), Flip-flop melakukan pengujian terhadap clock gelombang kotak bila kondisinya High maka output baru akan berubah sesuai dengan kondisi input. Flip-flop tipe ini disebut dengan level-triggered flip-flop.

Pada umumnya output flip-flop berubah saat ada perubahan Clock, flip-flop yang memiliki sistem ini disebut dengan Edge Triggering Flip-flop. Sistem ini tidak menghiraukan panjang signal Clock dan output berubah hanya saat clock berada ditepi (edge) pulsa.

a. Positif Edge Triggering Pada gambar Positif Edge Triggering dapat dilihat bahwa setiap kali clock berada pada tepi positif yaitu perubahan dari posistif ke negatif, maka input D masuk ke Flip-flop dan memberikan perubahan pada output Q.

Gambar Positif Edge Triggering

b. Negatif Edge Triggering

Pada Gambar Negatif Edge Triggering dapat dilihat bahwa setiap kali clock berada pada tepi negatif yaitu perubahan dari kondisi positif ke negatif, maka input D masuk ke Flip-flop dan memberikan perubahan pada output Q.

Gambar Negatif Edge Triggering

Aplikasi D-FF pada sistem digital banyak ditemui. Clock disebut dengan clock sinkronisasi karena setiap perubahan output harus menunggu adanya tepi clock.

Dan juga ada rangkaian digital langsung memberikan dampak ke output begitu terdapat perubahan pada input, sistem demikian ini disebut dengan clock asinkron.

6. J-K Flip-flop

JK Flip-flop juga merupakan rangkaian edge triggering seperti halnya D-FF, akan tetapi output JK-FF akan berubah jika ada clock pada rangkaian.

Berikut merupakan rangkaian JK-FF yang dibangun dari sebuah RS-FF dengan menambahkan 2 gerbang AND didepannya. Adapun fungsi rangkaian adalah untuk memperbaiki kondisi RS-FF, yaitu saat S=1 dan R=1 pada SR-FF yang dibuat dari NOR tidak diperkenankan maka pada JK-FF dibuat NOT Q. Sehingga fungsi rangkaian saat J=0 dan K=0 maka Q akan memegang kondisi sebelumnya, saat J=1 dan K=0 maka Q=1, saat J=0 dan K=1 maka Q=0 dan saat J=1 dan K=1 maka Q sama dengan NOT Q. Berikut merupakan table kebenaran JK-FF dari NOR SR-FF:

Tabel Kebenaran

a. Gambar Rangkaian dasar JK-FF dari SR-FF Gambar Diagram JK-Flip-flop

Dari gambar Rangkaian dasar JK-FF dari SR-FF terlihat adanya feedback ke input, hal jelek terjadi adalah saat clock = 1 dimana output kondisinya berubah sudah merubah kondisi input AND. Sebagai contoh J=1 dan K=1 dimana Q=0, ketika Clock diberikan Q berubah dari 0 ke 1 untuk ini memerlukan waktu sama dengan propagasi delay. Melalui 2 gerbang AND kondisi Filp-Flop adalah J=1, K=1 dan Q=1, karena Clock masih 1 maka akan terjadi Q kembali 0 dengan demikian akan terjadi osilasi Q berubah-ubah 0 – 1. Kondisi ini disebut dengan race around condition.

Untuk menghidari adanya kondisi tersebut harus diperhitungkan propagasi delay gerbang yang digunakan dan panjang clock saat =1.

Berdasarkan table kebenaran JK-FF memiliki 4 (empat) kondisi, yaitu

Kondisi Memegang Ketika J = 0 dan K = 0, walaupun ada clock output akan tetap Kondisi Reset Ketika J =0 dan K = 1, dengan adanya clock maka output = 0 Kondisi Set Ketika J =1 dan K = 0, dengan adanya clock maka output = 1 Kondisi Toggle Ketika J =1 dan K = 1, dengan adanya clock maka

output toggle Dengan memberikan logika J = 1 dan K = 1, maka setiap kali diberikan clock pada output akan berguling (toggle) sehingga output JK-FF merupakan pembagi 2 (dua) dari clock yang masuk. Rangkain JK-FF dengan kondisi J=1 dan K=1 sering disebut dengan rangkaian T-FF. Dalam aplikasinya bila T-FF diinginkan sebagai pembagi 4 (empat) maka diperlukan 2 JK-FF yang diseri, atau dengan menserikan 3 JK-FF akan diperoleh pembagi 8(delapan).Gambar pulsa dari pembagi frekuensi:

Gambar T-FF dari JK-Flip-flop sebagai pembagi frekuensi.

Untuk lebih jelasnya proses perubahan pada output JK-FF, berikut disajikan diagram waktu dari JK-FF.

Diagram waktu JK-FF

IC TTL yang berisi JK-FF adalah 7473 atau 74HCT73, dimana satu IC berisi 2 JK-FF yang dilengkapi dengan saluran Reset atau sering juga disebut dengan Clear. Bila IC ini digunakan sebagai pembagi frekuensi, maka pin J-K diberi High dan CP1 disambung ke Clock sedangkan pin 12 disambung ke pin 5. Dengan demikian pada pin 12 Clock terbagi 2 dan pada kaki 9 Clock terbagi 4.

Gb. IC FF J-K Hubungan sinyal input JK-Clk

Gambar Master-Slave JK-FF

Mater-Slave terdiri dari dua JK-FF yang dihubungkan seperti gambar Master-Slave JK-FF, input JK pada Flip-flop pertama sebagai input Master dan output Q Flip-flop kedua sebagai Output Slave. Sedangkan Clock pada Master disambung langsung ke input Clock dan Clock pada Slave dipasangkan gerbang NOT. Data input sebelum masuk ke Slave terlebih dahulu masuk ke Master baru kemudian ditransfer ke output Slave. Saat Clock naik 0 ke 1 output master ditentukan oleh kondisi input JK pada kondisi ini Slave belum berubah kondisinya, saat Clock turun 1 ke 0 kondisi logika output master ditransfer ke output slave.

IC 555.

Time period T = 0,69 .(R1 + 2R2).C Frequency F = 1/ {0,69.(R1 + 2R2)C}

HIGH-state time period = 0,69.R1.C LOW-state time period = 0,69.R2.C

R1= R2= R T = 1,38RC and f = 1/1,38RC

Astable Multivibrator Using Timer IC 555

Monostable Multivibrator Using Timer IC 555

1. Register

Register merupakan rangkaian flip-flop yang berfungsi sebagai memori untuk menyimpan data sementara dalam system digital, dan untuk membantu proses transmisi data dari satu lokasi ke lokasi lain. Beberapa tipe register sudah banyak dikemas dalam sebuah IC, sehingga dengan cepat dapat diaplikasikan. Gambar Data Latching Register yang menggunakan D-FF (D Latching Flip-flop), berikut memberikan ilustrasi register 4-bit latching dimana clock disambungkan sacara parallel untuk setiap D-FF, dengan demikian saat clock pada kondisi High maka output mengikuti logika input dan saat clock berubah dari High ke Low output D-FF memegang kondisi logika input tersebut. Pada kondisi clock Low walaupun input datanya berubah-ubah tetap tidak berpengaruh terhadap output.

Register- Counter.

Dari gambar Data Latch Register dapat kita lihat bahwa input D0 ….D3 berisi data 0101, setelah clock maka pada Q0….Q3 berisi data yang sama dengan input yaitu 0101.

Sebagai contoh IC dengan tipe 74HCT373 merupakan register latch yang dilengkapi dengan buffer input, rangkaian D latch dan tristate buffer output. Gambar Data Latch Register

Pada IC ini juga dilengkapi dengan LE (Latch Enable) yang fungsinya untuk melakukan proses transfer dari input D0 ….D3 ke Q0….Q3 dan QE untuk mengeluarkan data dari Q0….Q3 ke output IC melalui tristate buffer.

Tabel kebenaran IC 74HCT373

2. Shift Register

Jika di perhatikan register pada IC 74HCT373 dimana sistem input parallel dan output juga parallel (PIPO), sedangkan konstruksi dalam Shift register merupakan register dimana D-FF sebagai penyimpan data dihubungkan secara seri yaitu output D-FF1 dihubung ke input D-FF2 dan output D-FF2 dihubungkan ke D-FF3 dst. Bila dibandingkan dengan gambar 47 juga memberikan ilustrasi shiftregister dan merupakan gambar rangkaian internal IC 74HCT164 yang dilengkapi dengan buffer output Q parallel, saluran clock, reset, dan data input Da serta Db secara serial (SIPO).

Gambar IC 74HCT164

Dari gambar diatas pada saat ada clock input, maka data akan digeser secara seri pada register yaitu dari Q0 ke Q1, dari Q1 ke Q2 dst. Jadi register ini merupakan 8 bit register, bila dimasukan data melalui Da atau Db secara berturutan 8 kali clock secara serial digeser sampai bit data pertama menempati posisi Q7 (MSB) dan bit data terakhir menempati Q0 (LSB). Berdasar tabel dibawah fungsi MR adalah untuk inisialisasi agar semua output berlogika 0 (Reset). Tabel berikut menampilkan fungsi dari shift register (SIPO 8 bit), dimana data secara serial diberikan dan merupakan hasil logika kombinasi AND 11, 11, 11, 11, 01, 10, 11 dan 11 ternyata data baru bisa dibaca secara parallel pada output register saat clock yang ke 8 yaitu data terbaca Q7……….Q0 = (1111 0011)

Bila output diambil pada Q7 maka data dapat dibaca secara serial, disini data mulai dikeluarkan saat data secara serial sudah direkam oleh register jadi jatuh pada clock ke 9. Operasi ini sering disebut dengan (SISO) yaitu serial In dan Serial Out.

Tipe IC 74HCT194 merupakan register dengan kemampuan geser kiri, geser kanan, transfer data serial dan parallel sinkron, master reset asinkron. Dengan demikian IC ini dapat berfungsi sebagai (SISO), (PIPO), (SIPO) atau (PISO).

Berikut merupakan gambar pin IC 74HCT194 dan table kebenarannya:

Gambar IC 74HCT194A

Tabel kebenaran IC 74HCT194A

Berikut merupakan gambaran tentang mode operasi shift register pad IC 74HCT194:

Gambar Mode Operasi Shift Register (IC 74HCT194)

3. Penghitung (Counter) Asinkron

Penghitung dalam rangkaian elektronika sering digunakan untuk menghitung pulsa digital, penghitung uang logam, penghitung jumlah butiran tablet obat dlsb. Salah satu aplikasi penghitung dapat dilihat pada gambar 50, dimana pulsa dibangkitkan oleh arus listrik 240 V diturunkan + menjadi 6 volt dan disearahkan melalui dioda untuk digunakan sebagai input pulsa penghitung ripple (pembagi 50), sehingga pulsa yang dihasilkan memiliki waktu perioda 1 detik untuk diumpankan pada Modulo 10 counter dst. Dengan demikian penghitung dapat memberikan penampilan system kerja sebuah Jam elektronik.

Gambar Aplikasi Penghitung pada sebuah jam digital

Dari gambar dapat dilihat bahwa titik S sebagai penghasil tegangan rendah untuk rangkaian, titik T menhasilkan tegangan searah maksimum 5,1 volt, titik U pembagi frekuensi 50 HZ menjadi 1 Hz, titik V merupakan pembagi 10 untuk memberikan clock pada counter sehingga menghitung sampai 0 s/d 9 dan diumpankan ke pembagi 6, titik W merupakan hasil satu pulsa dari pembagi 6 yang berarti selama 60 detik dihasilkan 1 pulsa, titik X merupakan pulsa yang dihasilkan dari hitungan pembagi 10, titik Y hasil satu pulsa setelah 1 jam (60 menit) dan selanjutnya adalah untuk Jam.

Dari gambar diatas merupakan jam digital yang terdiri dari penampil BCD dan dilengkapi dengan Ripple counter yang terdiri dari flipflop pembagi frekuensi, penghitung naik, penghitung turun dan Modulus.

a. Rangkaian pembagi b. Timing diagram pembagi 2

Gambar D-FF sebagai Pembagi 2(dua)

Pada saat sumber listrik dihidupkan Q dalam kondisi logika 0 dan Q= 1, D =1 dengan adanya clock pertama Q akan sama dengan D sehingga Q= D = 0. Demikian seterusnya sehingga setiap dua kali clock diberikan maka output Q terjadi satu ----kali clock, jadi rangkaian berfungsi sebagai pembagi 2 (dua).

b. Penghitung Biner Ripple

Seri 74S00 (Schottky), merupakan IC yang dibuat untuk melayani kecepatan tinggi untuk TTL yaitu dengan menerapkan schottky barrier diode (SBD) disambungkan antara basis dan kolektor dari rangkaian transistor. Dengan demikian diode berfungsi sebagai pencegah bias maju transistor lebih dari 0,25 volt ketika kondisi saturasi dicapai, sebagai hasil transistor tidak pernah mencapai terlalu dalam ke dalam kondisi saturasi sehingga berubah OFF sangat cepat dan menurunkan tunda propagasi sampai 3 ns, menggunakan resistor kecil dan disipasi daya naik sampai 23 mW. Gambar 18. Koneksi diode antara basis dan kolektor (Schottky).

Seri 74LS00 (Low Power Schottky) merupakan pengembangan kombinasi dari tipe L dan S sehingga menjadi LS yaitu dengan cara menggunakan resistan cukup besar sehingga disipasi daya hanya 2 mW dan sebagai akibat tunda propagasi naik sampai 9,5 ns yang sama dengan seri 7400. Secara teknis disipasi daya turun dan tunda propagasi menyamai seri 7400 dimana biaya untuk itu turun dan hal ini menjadi produk unggulan untuk TTL.

Tabel berikut merupakan nilai perbandingan karakteristik seri TTL.

Parity Bit Parity Bit adalah digit “1” atau yang ditempatkan pada kelompok bit dari suatu sandi yang berfungsi untuk mengetahui adanya kecacatan (validasi) atau kesalahn dari kelompok bit yang berupa data input. Parity Bit dapat dibagi menjadi 2, yaitu :

1. Parity genap (Odd Parity), dipakai untuk membuat agar jumlah dari digit 1 pada kelompok sandi menjadi genap. Misalnya bila jumlah digit 1 semula sudah genap, maka paritynya adalah 0. Jika jumlah digit 1 semula ganjil, maka bit paritynya adalah 1 sehingga jumlah digit 1 akan menjadi genap.

2. Parity Ganjil (Even Parity), dipakai untuk membuat agar jumlah dari digit 1 pada kelompok bit menjadi ganjil. Misalnya bila jumlah digit 1 semula sudah ganjil, maka paritynya adalah 0. Jika jumlah digit 1 semula genap, maka bit paritynya adalah 1 sehingga jumlah digit 1 akan menjadi ganjil

Tabel Parity pada sandi BCD 8421

Decimal Parity Genap Parity Ganjil

0 00000 100001 10001 000012 10010 000103 00011 100114 10100 001005 00101 101016 00110 101107 10111 001118 11000 010009 01001 11001