Universidade do Sul de Santa Catarina - UNISUL Disciplina: Arquitetura de ComputadoresCarga horária: 60 horas/aula

TECNOLOGIA DE FABRICAÇÃO DE CIRCUITOS INTEGRADOS

AS ETAPAS DE FABRICAÇÃO DE CIRCUITOS INTEGRADOS

Algumas dessas etapas podem ser repetidas várias vezes, emdiferentes combinações e condições de operação, durante o processocompleto de fabricação de um circuito integrado.

A preparação da Lâmina de Silício

O material inicial para fabricação dos modernos circuitosintegrados é o silício com alto gradu de pureza. O material écrescido como um cristal na forma de tarugo. Ele toma a forma de umcilindro sólido de 10 a 30 cm de diâmetro por 1 m de comprimento esua cor é cinza-metálica. Esse cristal é, então, cortado (como umpão de forma) para que sejam produzidas lâminas de 10 a 30 cm dediâmetro com espessura de 400 μm a 600 μm (um micrômetro ou mícroné um milionésimo do metro); veja a figura 1 . A superfície da lâminaé, então, polida até ficar com o acabamento de um espelho,utilizando técnicas de polimento mecânico-químico (chemical mechanicalpolishing – CMP). Os fabricantes de semicondutores usualmente compramlâminas de silício já prontas.

Figura 1 – Tarugo e lâmina de silício.

As propriedades elétricas e mecânicas básicas da lâminadependem da orientação cristalina adotada durante o crescimento, daconcentração e do tipo de impurezas presentes. Essas variáveis sãoestritamente controladas durante o crescimento do cristal. Impurezaspodem ser adicionadas intencionalmente ao silício puro por meio deum processo conhecido como dopagem. A dopagem permite uma alteraçãocontrolada das propriedades elétricas do silício, em particular aresistividade. É possível controlar também o tipo dos portadoresusados para produzir a condução elétrica, criando-se, portanto,durante o crescimento, tanto lacunas (silício tipo p) como elétrons

1

(silício tipo n). Se um grande número de impurezas for adicionado,então o silício é considerado fortemente dopado. É comum o uso desímbolos + e - representar concentrações relativamente mais altas emais baixas de dopagem nos desenhos dos dispositivos. Portanto, umalâmina de silício tipo n fortemente dopada (baixa resistividade) éconhecida como material tipo n+ enquanto uma região levemente dopadaé conhecida como n-. Essa habilidade de controlar a dopagem dosilício permite a formação de diodos, transistores e resistores emcircuitos integrados.

A oxidação

É o processo químico de reação do silício com o oxigênio paraformar o dióxido de silício, SiO2 . Para acelerar a reação, énecessário aquecer a lâmina a temperaturas na faixa de 1000ºC a1200ºC. O aquecimento é feito em fornos especiais de altastemperaturas, ultralimpos.

Para evitar a introdução de até mesmo pequenas quantidades decontaminantes (que podem alterar significativamente as propriedadeselétricas do silício), é necessário manter o ambiente muito limpopara o processamento. Isso é válido para todas as etapas envolvidasna fabricação de circuitos integrados. As especialmente filtradocircula em toda a área de processamento e todo o pessoal devevestir roupas feitas de materiais especiais.

O oxigênio usado na reação pode ser introduzido tanto como umgás de alta pureza (em que o processo é conhecido como oxidaçãoseca) quanto como vapor de água (em que o processo é conhecido comooxidação úmida). Em geral, a oxidação úmida tem uma taxa decrescimento maior, mas a oxidação seca apresenta melhorescaracterísticas elétricas. A camada de óxido crescida termicamentetem excelentes propriedades de isolamento elétrico. Ela possui umaconstante dielétrica de cerca de 3,9 e pode ser usada para formarexcelentes capacitores. Ela serve também como uma boa máscara contraimpurezas e, portanto, pode ser usada para permitir a introdução dedopantes no silício apenas nas regiões que não estão cobertas por umóxido. Essa propriedade de mascaramento permite a fabricação doscircuitos integrados de maneira conveniente. O dióxido de silíciopode também ser usado para proteger a superfície do silício decontaminantes que se podem introduzir após a pastilha (chip) ter sidofabricada.

A camada de dióxido de silício é fina e transparente e asuperfície do silício é altamente reflexiva. Se uma luz brancaincidir sobre uma lâmina oxidada, ocorrerão efeitos de interferênciaconstrutivos e destrutivos no óxido, fazendo com que certas coressejam fortemente absorvidas. Os comprimentos de onda absorvidosdependem da espessura da camada de óxido, produzindo diferentescores em diferentes regiões da lâmina processada. As cores podem sermuito vivas e podem ser apreciadas a olho nu. Entretanto, precisa

2

ser lembrado que a cor se deve a um efeito ótico entre a camada deóxido transparente e o silício cor cinza-metálico.

A Difusão

É o processo pelo qual os átomos se movem através da redecristalina. É um processo semelhante ao fenômeno de dispersão de umagota de tinta em um copo com água, exceto que em sólidos ele ocorremuito mais lentamente. Na fabricação, a difusão se relaciona com aintrodução de átomos de impureza (dopantes) no silício para mudarsua resistividade. A velocidade em que ocorre a difusão de dopantesno silício é uma função muito dependente da temperatura. A difusãode impurezas dopantes é feita usualmente em altas temperaturas (1000a 1200 ºC) para obter o perfil de dopagem desejado. A seguir, quandoa lâmina é resfriada e atinge a temperatura ambiente, as impurezassão essencialmente “congeladas” na posição. O processo de difusão éexecutado em fornos similares aos usados para oxidação. Aprofundidade com que as impurezas se difundem depende da temperaturae do tempo do processo.

As impurezas mais comuns usadas como dopantes são o boro, ofósforo e o arsênio. O boro é um dopante tipo p e o fósforo e oarsênio são dopantes tipo n. Esses dopantes são efetivamentemascarados por finas camadas de óxido. Difundindo-se boro em umsubstrato tipo n, forma-se uma junção pn (diodo). Se a concentraçãoda dopagem for alta, a camada de difusão pode também ser usada comoum condutor.

A implantação de íons

É outro método utilizado para introduzir impurezas no silício.Um implantador de íons produz íons da impureza desejada, acelera-osatravés de um campo elétrico e faz com que eles se choquem contra asuperfície do silício. Os íons ficam encravados no silício. Aprofundidade de penetração está relacionada com a energia do feixede íons, que pode ser controlada pela tensão de aceleração. Aquantidade de íons implantados pode ser controlada pela variação dacorrente do feixe (fluxo de íons). Como corrente e tensão podem serambas precisamente medidas e controladas, a implantação de íonsresulta em um perfil de impurezas muito mais acurado e reprodutívelque aquele obtido por difusão. Além disso, a implantação de íonspode ser executada à temperatura ambiente. A implantação de íons énormalmente usada quando um controle preciso dos dopantes éessencial para a operação do dispositivo.

A deposição por Vapor Químico

Chemical vapor deposition – CVD, é um processo pelo qual os gases ouvapores reagem quimicamente, levando à formação de um sólido sobre o

3

substrato. O método CVD pode ser usado para depositar dióxido desilício sobre o substrato de silício. Por exemplo, se o gás silana(SiH4) e oxigênio forem misturados no ambiente acima do substrato desilício, dióxido de silício se deposita como um sólido sobre osilício. A camada de óxido formada não é tão boa quanto aquelacrescida termicamente, mas é boa o suficiente para agir como umisolante elétrico. A vantagem do método CVD é que o óxido sedeposita mais rápido e a temperaturas mais baixas (abaixo de500ºC).

Se o gás silana for usado sozinho, uma camada de silício sedeposita sobre a lâmina. Se a temperatura de reação for alta osuficiente (acima de 1000ºC), então a camada é depositada como umacamada cristalina (supondo que o substrato seja silício cristalino).Isso ocorre porque os átomos tem energia suficiente para sealinharem nos sentidos próprios do cristal. Essa camada é chamada deepitaxial e o processo de deposição é chamado de epitaxia, em vezde CVD. Em baixas temperaturas ou se o substrato não for silíciomonocristalino, os átomos não se alinham no mesmo sentidocristalino. Essa camada é chamada de silício policristalino (si-poli), visto que ela consiste em pequenos cristais de silícioalinhados em vários sentidos. Normalmente, essas camadas sãofortemente dopadas para formar uma região de alta condutividade quepode ser usada para interconectar dispositivos.

A Metalização

O objetivo da metalização é interconectar vários componentes docircuito integrado (transistores, resistores etc.) para formar ocircuito desejado. A metalização envolve a deposição de um metal (emgeral alumínio) sobre toda a superfície do silício. O traçadonecessário para a interconexão é, então, seletivamente delineado(corroído). O alumínio é depositado por seu aquecimento em vácuo atéque ele vaporize. Os vapores, então, em contato com a superfície desilício, se condensam para formar uma camada sólida de alumínio.

A Fotolitografia

A geometria de superfície (traçado) de vários componentes docircuito integrado é definida por um processo fotolitográfico: asuperfície do silício é revestida com uma camada fotossensívelchamada de fotorresiste ou simplesmente resiste. Quando uma placafotográfica (máscara) contendo o traçado mestre é posicionada sobrea superfície do silício e exposta à luz, a fotorresiste torna-sesolúvel (resiste positivo) nas regiões atingidas (não mascaradas)pela luz. A camada é, então, revelada para produzir o traçadodesejado sobre a lâmina. Traçados geométricos diminutos (menores que1 μm) podem ser precisamente produzidos por essa técnica. A camadaresultante não sofre corrosão dos agentes químicos usados para

4

corroer o dióxido de silício ou o alumínio e, portanto, forma umamáscara efetiva (resiste à corrosão). Isso permite que “janelas” sejamabertas ou corroídas na camada de óxido na preparação para osprocessos subseqüentes de difusão. Esse processo é usado paradefinir as regiões do transistor e para isolar um transistor dooutro.

Em processos de alta resolução, utiliza-se luz no ultravioletaprofundo (deep UV light – DUV) para expor o fotorresiste.Alternativamente, um feixe de elétrons pode ser utilizado paravarrer ou “escrever” os traçados diretamente sobre o resiste, sem ouso de uma máscara.

O Encapsulamento

Uma lâmina de silício acabada pode conter centenas de circuitosou pastilhas finalizadas. Cada pastilha contém entre 10 e 109

transistores e tem uma forma retangular, tipicamente entre 1 e 10 mmem cada extremidade. Os circuitos são primeiro testadoseletricamente (ainda em forma de lâmina) usando uma estação detestes automática. Circuitos com defeito são marcados para maistarde serem identificados. Os circuitos são, então, separados unsdos outros (por cortes), dando origem às pastilhas (chips), e oscircuitos em bom estado (acabados) são montados em suportes paraserem encapsulados. Fios finos de ouro são tradicionalmente usadospara interconectar os suportes do encapsulamento aos pontos decontato do circuito acabado. Finalmente, o suporte é encapsulado(selado) sob vácuo ou em uma atmosfera inerte. A figura 2 mostra umencapsulamento de CI muito popular.

Figura 2 – Um encapsulamento típico de CI do tipo 8 pinos em linha dupla (dual-in-line package – DIP)

PROCESSOS VLSI

A tecnologia de fabricação de circuitos integrados foioriginalmente dominada pela tecnologia bipolar. No final dos anos70, a tecnologia MOS (metal-óxido-semicondutor) tornou-se maispromissora para a implementação de circuitos VLSI que exigiam maior

5

densidade de empacotamento e menor consumo de potência. Desde oinício dos anos 80, a tecnologia CMOS (MOS complementar)praticamente dominou o cenário VLSI, de tal forma que a tecnologiabipolar passou a ser utilizada apenas para executar funçõesespecíficas, como circuitos analógicos de alta velocidade ou de RF.A tecnologia CMOS continuou evoluindo e, no final dos anos 80, aincorporação de dispositivos bipolares em CMOS levou ao surgimentodos processos de fabricação de alto desempenho BiCMOS (bipolar CMOS)que oferecem o melhor das duas tecnologias. No entanto, processosBiCMOS são, normalmente, muito complicados e onerosos, poisnecessitam de mais de 15 a 20 níveis de máscaras por implementação –processos CMOS padrão necessitam de 10 a 12 níveis apenas. Alémdisso, a diferença no desempenho de processos CMOS e BiCMOS é cadadia menor, pois o desempenho da tecnologia CMOS melhora com o uso detécnicas litográficas de maior resolução e outras técnicas modernas.Por essas razões, a tecnologia CMOS continuará sendo o carro-chefedos sistemas VLSI e mais avançadas.

O Processo CMOS Cavidade n

Dependendo da escolha do material de partida para o substrato,os processos CMOS podem ser identificados como cavidade n (n-well),cavidade p (p-well) ou cavidade gêmea (twin-well). Este último é omais complicado, porém o mais flexível, na otimização tanto dosdispositivos tipo n como dos dispositivos tipo p.

Um processo CMOS cavidade n pode ser facilmente adaptado pararepresentar um processo BiCMOS. A seqüência típica de processamentoestá mostrada na figura 3. Um mínimo de sete níveis de máscaras énecessário. No entanto, na prática, muitos processos CMOS necessitamde camadas adicionais, como anéis de guarda n e p, para melhorimunidade a disparos parasitários (latchup) ou uma segunda chamada desilício policristalino para capacitores ou, então, multiníveis demetal para conexões de alta densidade.

O processo cavidade n começa com uma difusão para formar acavidade n (figura 3a). A cavidade n é necessária sempre que sedeseja fabricar MOSFETs tipo p. Uma camada espessa de dióxido desilício é corroída para expor as regiões onde se deseja fazer adifusão dentro da cavidade n. As regiões não expostas ou recobertascom o dióxido de silício são protegidas do fósforo dopante. Fósforoé usualmente utilizado em difusões profundas por possuir umcoeficiente de difusão elevado, difundindo-se mais rapidamente pelosubstrato que o arsênio.

A segunda etapa, ou passo, é definir a região ativa (a regiãoonde serão colocados os transistores ) usando uma técnica conhecidacomo oxidação local (local oxidation – LOCOS). Uma camada de nitreto desilício ( Si3N4 ) é depositada e o traçado das regiões a seremoxidadas é alinhado em relação às regiões das cavidades npreexistentes (Figura 3b). As regiões cobertas pelo nitreto não

6

serão oxidadas. Depois de um passo de oxidação úmida de longaduração, regiões de óxido espesso aparecem entre os transistores(figura 3c). Esse óxido espesso é necessário para isolar ostransistores. Ele também permite que camadas de interconexão sejamfeitas sobre ele sem formar acidentalmente uma região de canalcondutivo na superfície do silício, como em um transistor MOS.

A próxima etapa é a formação da porta de silício policristalino(Figura 3d). Essa é uma das etapas mais críticas do processo CMOS. Afina camada de óxido da região ativa é primeiramente removida usandocorrosão líquida seguida do crescimento de um óxido fino de porta dealtíssima qualidade. Os processos atuais de 0,25 μm e 0,5 μmutilizam óxidos de 200 Ả (1 angstrom = 0,1 nm = 10-7 mm). Uma camadade silício policristalino, usualmente dopada com arsênio (tipo n), édepositada e tem seu traçado delineado. A fotolitografia é maiscrítica nessa etapa por precisar definir as menores dimensões detodo o processo MOS. A menor dimensão necessária é representada pelatira de silício policristalino mais fina que se deseja produzir. Aporta de silício policristalino é uma estrutura auto-alinhada e épreferida em relação ao modelo antigo da porta metálica.

Uma implantação de arsênio de alta dopagem pode ser usada paraformar as regiões n+ de dreno e fonte dos MOSFETs tipo n. A portade silício policristalino também atua como uma barreira contra essaimplantação, protegendo a região de canal. Uma camada defotorresiste pode ser usada para bloquear as regiões onde os MOSFETstipo p serão formados (Figura 3e). O óxido espesso de campo barra aimplantação e evita que regiões n+ sejam formadas fora da regiãoativa.

7

Figura 3 – Uma seqüência de etapas de um processo CMOS típico.Uma etapa fotolitográfica reversa (complementar) pode ser usada

para proteger os MOSFETs tipo n durante a implantação de boro p+ dedreno e fonte (figura 3f). Observe que em ambos os casos a separaçãoentre as difusões de fonte e dreno – isto é, o comprimento do canal– é definido pelo tamanho da porta de silício policristalino, daí otermo auto-alinhado.

Antes das janelas de contato serem abertas, uma camada espessade óxido CVD é depositada sobre toda a lâmina. Uma fotomáscara éusada para definir as janelas de contato (figura 3g), seguida de umacorrosão úmida ou seca do óxido. Uma fina camada de alumínio é

8

evaporada ou depositada por espirramento (sputtering) sobre a lâmina.Uma etapa final de mascaramento e corrosão é utilizada para delinearas interconexões (figura 3h).

Não foi mostrada na seqüência do processo a etapa final depassivação realizada antes do encapsulamento e soldagem de fios (wirebonding). Um óxido CVD espesso ou vidro pyrox é usualmentedepositado sobre a lâmina para servir como camada de proteção.

Dispositivos CMOS

Além dos MOSFETs canal-n e canal-p, outros dispositivos podemser fabricados pela manipulação das diversas camadas demascaramento. Isso inclui diodos de junção pn, capacitores MOS eresistores.

MOSFETs

Utilizam-se mais MOSFETs canal-n que MOSFETs canal-p porque amobilidade superficial dos elétrons é duas a três vezes maior que adas lacunas. Portanto, para as mesmas dimensões W e L, umtransistor MOSFET canal-n é capaz de comandar corrente maior (ouapresentar menor resistência de ligamento) e, portanto, apresentarmaior transcondutância.

MOSFETs integrados são caracterizados por suas dimensões e suastensões de limiar. Usualmente, os dispositivos canal-n e canal-p sãoprojetados para possuírem tensões de limiar iguais em módulo e fixaspara um determinado processo. A transcondutância pode ser ajustadamodificando-se as dimensões W e L do dispositivo; veja a figura 4.Essa possibilidade não existe para transistores bipolares e,portanto, o projeto de circuitos integrados CMOS é muito mais diretoe sistemático.

Figura 4 – Diagrama da seção transversal para transistores MOSFET canal-n e canal-p fabricados pelo processo CMOS de cavidade gêmea.

9

Resistores

Resistores na forma integrada não são muito precisos. Elespodem ser feitos a partir de vários tipos de difusões, como mostradona figura 5. Regiões com diferentes difusões possuem resistividadesdiferentes. A cavidade n normalmente é usada para resistores devalores médios, enquanto as regiões de difusão n+ e p+ são usadaspara resistores de valores baixos. O valor dos resistores pode serdefinido ajustando-se o comprimento e a largura das regiões dedifusão. A tolerância obtida para os resistores é muito ruim (20% a50%), porém a coincidência de valores (ou casamento) para resistoressimilares é razoavelmente boa (5%). Logo, projetistas devem utilizarcircuitos que explorem o casamento dos resistores e evitar circuitosque dependem de valores específicos de resistores. Observe tambémque o coeficiente de temperatura desses resistores costuma serelevado.

Figura 5 – Seções transversais de vários tipos de resistores disponíveis a partir de um processo CMOS de cavidade n típico.

Todos os resistores difundidos são auto-isolados pelas junçõespn reversamente polarizadas. Um problema sério desses resistores éque eles possuem uma capacitância parasitária de junção substancial,tornando-os pouco adequados a aplicações de alta freqüência.

Um resistor mais útil pode ser fabricado usando a camada desilício policristalino colocada sobre o óxido espesso de campo. Umafina camada possibilita uma relação mais consistente entre áreasuperficial e a razão entre resistores. Além disso, resistores emsilício policristalino são fisicamente separados do substrato e,portanto, apresentam capacitâncias parasitárias menores.

Capacitores

Dois tipos de estrutura de capacitor são encontrados emprocessos CMOS, os capacitores MOS e os capacitores interpoli. Afigura 6 mostra a seção transversal dessas estruturas. O capacitorMOS, mostrado na estrutura central, é basicamente a capacitância de

10

porta-fonte do MOSFET. O valor da capacitância é dependente da áreade porta. A espessura do óxido é a mesma da porta do MOSFET. Essecapacitor é fortemente dependente da tensão aplicada. Para eliminaresse problema, acrescenta-se uma implantação n+ para formar a placainferior do capacitor, como mostrado na estrutura da direita. Essesdois tipos de capacitores estão fisicamente em contato com osubstrato, resultando em capacitância parasitárias de junção pngrandes.

O capacitor interpoli apresenta características praticamenteideais, mas necessita da adição de uma segunda camada de silíciopolicristalino ao processo CMOS. Como esse capacitor é construídosobre o óxido espesso de campo, efeitos parasitários são mínimos.

Um terceiro tipo de capacitor, muito menos utilizado, é ocapacitor de junção. Qualquer junção pn reversamente polarizadaproduz uma região de depleção que funciona como um dielétrico entreas regiões p e n. A capacitância é determinada pela geometria eníveis de dopagem, com um coeficiente de tensão elevado. O fato deesse capacitor operar apenas em polarização reversa, torna-o depouca utilidade.

Figura 6 – Capacitores MOS e interpoli fabricados em um processoCMOS de cavidade n.

Para capacitores MOS e interpoli, os valores de capacitânciapodem ser controlados dentro de 1%. Valores práticos decapacitâncias situam-se na faixa de 0,5 pF a poucas dezenas de pF. Ocasamento entre capacitores similares pode ser de até 0,1%. Essapropriedade é extremamente útil para projetar circuitos CMOSanalógicos de precisão.

Diodos de Junção pn

Sempre que regiões difundidas tipo n e tipo p são postas emproximidade, chega-se a uma junção pn. Uma estrutura útil é o diodode cavidade n mostrado na figura 7. O fato de o diodo ser fabricadoem uma cavidade n implica uma tensão de ruptura elevada. Essesdiodos são essenciais para os circuitos de grampeamento de entradautilizados na proteção contra descargas eletrostáticas. Monitorando-se a variação de sua tensão direta, o diodo também é muito útil comoum sensor de temperatura integrado.

11

Figura 7 – Diodo de junção pn em um processo CMOS cavidade n.

O processo BiCMOS

Um transistor npn vertical pode ser integrado em um processoCMOS com a adição de uma região difundida de base p (figura 8). Ascaracterísticas desse dispositivo dependem da largura de base e daárea de emissor. A largura de base é determinada pela diferença deprofundidades das difusões n+ e de base p. A área de emissor édeterminada pela área da junção da difusão n+ no emissor. A cavidaden serve como um coletor para o transistor npn. Tipicamente, otransistor npn tem um β de 50 a 100 e uma freqüência de corte maiorque 10 GHz.

Normalmente, uma camada n+ enterrada é usada para reduzir aresistência série do coletor, uma vez que a cavidade n possuiresistividade extremamente elevada. No entanto, isso complica aindamais a seqüência de processamento, introduzindo uma epitaxia tipo pe mais uma máscara. Outras variantes de transistores bipolaresincluem o emissor policristalino e o contato de base auto-alinhadopara minimizar efeitos parasitários.

Figura 8 – Diagrama da seção transversal de um processo BiCMOS.Transistor pnp Lateral

Devido ao fato de a maioria dos processos BiCMOS não tertransistores pnp otimizados, os projetos de circuito se tornam maisdifíceis. No entanto, em situações pouco críticas, um transistor pnplateral parasitário pode ser utilizado (Figura 9).

12

Nesse caso, a cavidade n serve como a região n de base, com asdifusões p+ servindo de coletor e emissor. A largura da base édeterminada pela separação entre as duas difusões p+. Já que osperfis de dopantes não são otimizados para formar as junções decoletor-base e a largura da base é limitada pela resolução da etapafotolitográfica, o desempenho desse dispositivo não é muito bom e,tipicamente, β fica em torno de 10 com uma baixa freqüência decorte.

Figura 9 – Um transistor pnp lateral.

Resistores de Base p e de Base Estrangulada

Com a difusão de base p adicional do processo BiCMOS, duasestruturas adicionais de resistores se tornam disponíveis. A difusãode base p pode ser usada para formar diretamente um resistor de basep, como mostrado na figura 10. Como a região de base usualmentepossui um baixo nível de dopagem e uma profundidade de junçãomoderada, ela é adequada para formar resistores de valores médios( poucos kΩ). Se for necessário fabricar resistores de valoreselevados, o resistor de base estrangulada pode ser utilizado. Nessaestrutura, a região de base p é comprimida pela difusão n+,restringindo o caminho de condução. Resistores de valores entre 10kΩ e 1000 kΩ podem ser fabricados. Como no caso dos resistoresdifundidos, esses resistores exibem tanto tolerâncias quantocoeficientes de temperatura ruins.

Figura 10 – Resistores de base p e de base estrangulada.

13

PROJETOS DE CIRCUITOS VLSI

O circuito projetado esquematicamente precisa ser transformadoem um layout que consiste nas representações geométricas decomponentes de circuito e suas interconexões. Com o advento dasferramentas para projeto auxiliado por computador ( computer aideddesign - CAD), muitos dos passos de conversão entre o diagramaesquemático e o layout podem ser realizados de forma semi-automáticaou totalmente automática. No entanto, um bom projetista de CIs deveser capaz de realizar layouts totalmente sob medida (full customlayouts). Um exemplo de um inversor CMOS pode ser usado para ilustraresse procedimento (figuras 11 e 12).

O circuito precisa ser “planarizado” e redesenhado paraeliminar cruzamentos entre interconexões, de forma similar àconfecção de placas de circuito impresso. Cada processo é feito apartir de um conjunto específico de máscaras. Nesse caso, sãoutilizadas sete máscaras ou níveis de mascaramento. Normalmente,atribui-se a cada nível de mascaramento uma cor e um padrão deenchimento das estruturas bem específicos, de forma a torná-lofacilmente identificável em uma tela de computador ou em umaimpressão. O layout começa pelo posicionamento dos transistores. Afim de facilitar a ilustração, os MOSFETs n e p estão dispostos deforma semelhante ao arranjo do diagrama esquemático. Na prática, oprojetista procura optar pelo layout que melhor otimize a ocupaçãode área. Os MOSFETs são definidos pelas áreas ativas sobrepostaspela camada “poli 1”. O comprimento e a largura do canal MOS sãodefinidos pela largura da tira “poli1” e pela largura da regiãoativa, respectivamente.

Figura 11 – Diagrama esquemático de um inversor CMOS e seu layout.

14

O MOSFET p é fabricado dentro da cavidade n. Para circuitosmais complexos, múltiplas cavidades n podem ser empregadas paradiferentes grupos de MOSFETs p. O MOSFET n é circundado pela máscarade difusão n+, que forma a fonte e o dreno, enquanto o MOSFET p écircundado pela máscara de difusão p+. Janelas de contato sãocolocadas em regiões onde são necessárias conexões com a camada demetal. Finalmente, a camada “metal 1” completa as interconexões.

A seção transversal do inversor CMOS correspondente ao planode corte AA` está mostrada na figura 12. As portas de silíciopolicristalino para ambos os transistores estão conectadas demaneira a formar o terminal de entrada X. Os drenos de ambos ostransistores são ligados juntos via “metal 1”, formando o terminalde saída Y. As fontes dos MOSFETs p e n são ligadas ao terra(ground – GND) e VDD, respectivamente. Note que contatos justapostos(butting contacts) consistem em difusões n+/p+ lado a lado e sãousados para fixar o potencial de corpo dos MOSFETs n e p nosvalores apropriados.

Uma vez completado o layout, o circuito deve ser conferidousando ferramentas de CAD, como extrator de circuitos, verificadorde regras de projeto (design rule checker – DRC) e simulador decircuitos. Uma vez feitas essas verificações, o projeto, na forma delayout, pode ser “enviado” facilmente para fabricação de máscaras.Um equipamento gerador de traçados (pattern generator - PG) pode,então, escrever as geometrias em uma fotomáscara de vidro ou quartzoutilizando obturadores comandados eletronicamente. As camadas sãotransferidas uma a uma para as diferentes fotomáscaras. Após arevelação/corrosão dessas fotomáscaras, surgirão nelas traçadosclaros e escuros semelhantes às geometrias do layout. Um conjunto defotomáscaras para o exemplo do inversor CMOS está mostrado na Figura13. Se as geometrias traçadas nas fotomáscaras forem abertas comojanelas ou então permanecerem opacas como traçados, as máscaras sãoditas de campo escuro ou campo claro. Observe que cada uma dessascamadas deve ser processada em seqüência, Logo, as fotomáscarasdevem ser alinhadas com muita precisão para formar os transistorese as interconexões. Naturalmente, quanto maior o número de camadas,mais difícil é manter o alinhamento. Isso também exige melhoresequipamentos litográficos e possivelmente implica rendimentosmenores. Portanto, cada máscara adicional implicará um aumento nocusto final da pastilha de CI.

15

Figura 12 – Seção transversal para o plano AA` de um inversorCMOS.

16

Figura 13 – Um conjunto de fotomáscaras para o inversor CMOScavidade n. Observe que cada camada necessita de uma máscaraseparada. Fotomáscaras (a), (d), (e) e (f) são de campo escuro;fotomáscaras (b), (c) e (g) são de campo claro.

17