Plc Praktikum 2

download Plc Praktikum 2

of 5

Transcript of Plc Praktikum 2

  • 8/8/2019 Plc Praktikum 2

    1/5

    LAPORAN PRAKTIKUM

    PROGRAMMABLE LOGIC CONTROLLER

    TAHAP : II

    KELOMPOK : -

    PROGRAM STUDI : SISTEM KOMPUTER

    NAMA : KEYZA NOVIANTI

    NPM : 835082001

    ASISTEN : ANDELEY

    RUDYANTO SIAW

    FAKULTAS TEKNOLOGI INFORMASI

    UNIVERSITAS TARUMANAGARAJl. Let.Jend. S. Parman No.1, Blok R Lantai XI, Jakarta 11440Telp : (021) 5676260 - 5677949 Fax : (021) 56941924E-mail : [email protected]

    PROGRAM STUDI :

    SISTEM KOMPUTER

  • 8/8/2019 Plc Praktikum 2

    2/5

    1. Percobaan Praktikum

    a. Percobaan I ( Rangkaian Gabungan Seri )

    Using Ladder Diagram Using STL

    Tabel Kebenaran Hasil Percobaan 1

    I0.0 I0.1 I0.2 I0.4 -I0.2 Q0.0

    0 0 0 0 1 0

    0 0 0 1 1 1

    0 0 1 0 0 0

    0 0 1 1 0 0

    0 1 0 0 1 0

    0 1 0 1 1 1

    0 1 1 0 0 0

    0 1 1 1 0 0

    1 0 0 0 1 0

    1 0 0 1 1 1

    1 0 1 0 0 0

    1 0 1 1 0 0

    1 1 0 0 1 1

    1 1 0 1 1 1

    1 1 1 0 0 1

    1 1 1 1 0 1

  • 8/8/2019 Plc Praktikum 2

    3/5

    b. Percobaan II ( Rangkaian Gabungan Parallel )

    Using Ladder Diagram Using STL

    Tabel Kebenaran Hasil Percobaan 2

    I0.0 I0.1 I0.2 I0.4 -I0.2 Q0.0

    0 0 0 0 1 0

    0 0 0 1 1 1

    0 0 1 0 0 0

    0 0 1 1 0 0

    0 1 0 0 1 1

    0 1 0 1 1 1

    0 1 1 0 0 0

    0 1 1 1 0 0

    1 0 0 0 1 0

    1 0 0 1 1 11 0 1 0 0 0

    1 0 1 1 0 1

    1 1 0 0 1 1

    1 1 0 1 1 1

    1 1 1 0 0 1

    1 1 1 1 0 1

    c. Percobaan III ( XOR )

    Using Ladder Diagram Using STL

  • 8/8/2019 Plc Praktikum 2

    4/5

    Tabel Kebenaran Hasil Percobaan 3

    I0.0 I0.1 Q0.1

    0 0 0

    0 1 1

    1 0 1

    1 1 0

    d. Percobaan IV ( XNOR )

    Using Ladder Diagram Using STL

    Tabel Kebenaran Hasil Percobaan 4

    I0.0 I0.1 Q0.1

    0 0 1

    0 1 0

    1 0 01 1 1

    e. Percobaan IV ( Timer )

    e.1. Timer 1 ms

    Using Ladder Diagram Using STL

  • 8/8/2019 Plc Praktikum 2

    5/5

    e.2. Timer 100 ms

    Using Ladder Diagram Using STL

    e.3. Timer 10000 ms

    Using Ladder Diagram Using STL

    2. Kesimpulan

    a. Gabungan rangkaian seri dan parallel dapat digunakan untuk menghasilkan fungsi logikadengan output yang lebih bervariasi.

    b. Rangkaian Logika XOR dan XNOR dapat dibentuk dari gabungan rangkaian seri dan

    parallel dengan ditambahkan penggunaan normaly close.

    c. Selain membentuk rangkaian logika, PLC juga dapat mengontrol waktu output dengan

    menggunakan timer.