MODUL 1 RL

MODUL PRAKTIKUM S1

LABORATORIUM TEKNIK DIGITAL

FAKULTAS ELEKTRO DAN KOMUNIKASI

1010101010101010101010101010101010101010101010101010101010101010101010101010101010101011010

MODUL I

PENGENALAN IC, GERBANG LOGIKA DASAR, VHDL, XILINX ISE

Tujuan praktikum

1. Mengenal dan memahami macam-macam IC dan alat pendukung lainnya.

2. Mengenal dan memahami karakteristik gerbang logika dasar dan jenis - jenisnya.

3. Memahami metode perancangan rangkaian logika yang dibentuk dari gerbang logika dasar.

5. Memperkenalkan penggunaan VHDL dalam perancangan rangkaian digital

6. Memperkenalkan penggunaan software Xilinx ISE

Peralatan Praktikum

1. Digiboard

2. IC 74LS00, IC 74LS02, IC 74LS04, IC 74LS08, IC 74LS32, IC 74LS86, Datasheet IC

3. Personal Computer

4. Software Xilinx ISE 13.2

Pengenalan IC

Integrated Circuit (IC) adalah suatu komponen elektronik yang

terbuat dari bahan semikonduktor, dimana IC merupakan gabungan dari

komponen seperti Resistor, Kapasitor, Dioda dan Transistor yang telah

terintegrasi menjadi sebuah rangkaian berbentuk chip kecil. Integrated

Circuit digunakan untukbeberapa keperluan pembuatan peralatan

elektronik agarmudah dirangkai menjadi peralatan yang berukuran

relatif kecil.

Pada umumnya, IC gerbang logika dasar memiliki 14 pin, dengan pin 1 ditandai dengan tanda dot

atau lekukan setengah lingkaran. Untuk gerbang logika dasar pada pin 14 diberi catuan ke VCC dan pin 7

digroundkan. Untuk penomoran IC, pin 2, 3, 4, dan seterusnya berurutan berlawanan arah jarum jam.

MODUL PRAKTIKUM S1



1010101010101010101010101010101010101010101010101010101010101010101010101010101010101011010

Dalam praktikum, yang akan digunakan nanti adalah IC TTL (Transistor-Transistor Logic). IC TTL

bekerja pada supply tegangan 5V. Berikut adalah teknik Penomoran atau penamaan IC untuk tipe TTL :

Keterangan :

A =SN = Perusahaan atau Pabrik Pembuat IC

B =74 = Kelompok IC

C =LS = Sub Family IC

D =08 = Tipe dari Chip

E = N = Kemasan. (T untuk rangkap dua jalur keramik dan untuk bahan metal datar.

N untuk rangkap dua jalur plastik).

Perancangan Rangkaian

- Penyederhanaan

Penyederhanaan dilakukan untuk penghematan ruang kerja dan biaya.Penyederhanaan dapat

dilakukan dengan banyak metode, diantaranya K- MAP dan aljabar Boolean.

a. Aljabar Boolean

Penyederhanaan dengan aljabar Boolean dilakukan berdasarkan hukum Aljabar Boolean. Berikut

adalah Hukum Aljabar Boolean :

NOT Law

1 = 0

0 = 1

=

AND LAW OR LAW

0 = 0 + 0 =

1 = + 1 = 1

= + =

= 0 + = 1

MODUL PRAKTIKUM S1



1010101010101010101010101010101010101010101010101010101010101010101010101010101010101011010

Pada dasarnya, ada 2 bentuk standar fungsi Boolean, yaitu:

1. Sum of Product (SOP) / Sum of Minterm

2. Product of Sum (POS) / Product of Maxterm

Pada modul ini, kita hanya akan mempelajari tentang Sum of Product/Sum of Minterm.

Sum of Product / Minterm

Minterm adalah suatu kondisi dimana semua variable dari suatu fungsi yang di-AND, serta variable

tersebut bisa dalam kondisi komplemen atau tidak.

Contoh :

F(a,b,c,d) adalah sebuah fungsi dengan 4 variable (a,b,c,d)

. . . adalah salah satu dari 24 minterm fungsi F.

Ciri ciri dari SOP adalah:

1. Dalam setiap suku operasi variabelnya adalah perkalian (operasi AND).

2. Setiap suku (term) dijumlahkan (operasi OR).

3. Setiap suku mengandung semua variabel.

Contoh:

f(x,y) = +

g(x,y,z) = + +

Cara membaca:

a. Variabel tanpa komplemen dianggap bernilai 1.

b. Variabel dengan komplemen dibaca 0.

Commutative Law

= =

+ + = + + = + +

Associative Law

= =

+ + = + + = + +

Absorptive Law

+ =

+ = +

Distributive Law

+ = +

+ + = +

De Morgans Law

= + +

+ + =

MODUL PRAKTIKUM S1



1010101010101010101010101010101010101010101010101010101010101010101010101010101010101011010

BC

A

F = .

0

1

00 01 11 10

Row Number 1 2 3 Minterm

0 0 0 0 m0 = 1 2 3

1 0 0 1 m1 = 1 2 3

2 0 1 0 m2 = 1 2 3

3 0 1 1 m3 = 1 2 3

4 1 0 0 m4 = 1 2 3

5 1 0 1 m5 = 1 2 3

6 1 1 0 m6 = 1 2 3

7 1 1 1 m7 = 1 2 3

Tabel Minterm dengan 3 variabel

Perhatikan bahwa Row Number 2 atau m2 akan bernilai logika 1 jika 1=1 atau 1=0; 2=1; dan

3=1 atau 3=0. Itu sebabnya mengapa variable tanpa komplemen dianggap bernilai 1 dan variable

dengan komplemen dianggap bernilai 0.

b. Metode K-Map

Karnaugh Map (disingkat K-map) adalah sebuah peralatan grafis yang digunakan untuk

menyederhanakan persamaan logika atau mengkonversikan sebuah Tabel Kebenaran menjadi sebuah

rangkaian Logika. Blok diagram sebuah K-map seperti gambar di bawah ini. AB dan C adalah variabel

input, output-output berupa minterm-minterm bernilai 1 diisikan pada sel K-map. Jumlah sel K-map

adalah 2jumlah variable input

.

Contoh SOP pada K-Map di atas :

m0 =

m3 =

m0 m1 m3 m2

m4 m5 m7 m6

MODUL PRAKTIKUM S1



1010101010101010101010101010101010101010101010101010101010101010101010101010101010101011010

00 01 11 10

0

1

. BC

A

Penyelesaian K-Map di atas adalah :

F =

Karena minterm bernilai 1 (m0,m4) berbeda 1 variable, yaitu A.

Rangkaian pengganti

Sistem ini dilakukan ini dilakukan karena adanya keterbatasan bahan.Tidak semua IC tersedia di

pasaran. Jadi kita dapat memanfaatkan gerbang-gerbang logika yang ada untuk membentuk gerbang yang

lainnya. Sebagai contoh gerbang NOR dapat dibuat dari gerbang OR yang outputnya diberi gerbang NOT.

Gerbang Logika Dasar

Setiap gerbang logika dasar memiliki tabel kebenaran tersendiri yang memberikan karakteristik

tertentu. Pada dasarnya hanya terdapat tiga gerbang logika dasar, yaitu gerbang AND, OR, dan NOT. Dari

ketiga gerbang tersebutlah dikembangkan menjadi gerbang NAND, NOR, XOR, dan XAND.

Berikut tabel kebenaran gerbang logika:

AND (7408) NAND (7400) XNOR

A B Y

A B Y

A B Y

0 0 0 0 0 1 0 0 1

0 1 0 0 1 1 0 1 0

1 0 0 1 0 1 1 0 0

1 1 1 1 1 0 1 1 1

1 0 0 0

1 0 0 0

MODUL PRAKTIKUM S1



1010101010101010101010101010101010101010101010101010101010101010101010101010101010101011010

OR (7432) NOR (7402) XOR (7486)

A B Y

A B Y

A B Y

0 0 0 0 0 1 0 0 0

0 1 1 0 1 0 0 1 1

1 0 1 1 0 0 1 0 1

1 1 1 1 1 0 1 1 0

AND

VHDL adalah sebuah bahasa pemograman VHSIC (Very High Speed Intregated Circuit) yang dikembangkan

oleh IEEE (Institute of Electrical and Electronic Engineering ). VHDL adalah termasuk bahasa pemodelan

yang digunakan untuk merancang atau memodelkan rangkaian digital.

Dua aplikasi utama dari VHDL adalah pada FPGA (Field Programmable Gate Arrays) dan ASIC (Aplication

Specific Integrated Circuits). Namun yang akan kita gunakan dalam praktikum Tekdig adalah pengaplikasian

pada FPGA. Ketika code VHDL telah ditulis, kita bisa mengimplementasikan rangkaian yang telah kita buat

melalui FPGA atau langsung dipabrikasi menjadi ASIC chip.

VHDL berbeda dengan program computer pada umumnya yang berjalan sequential (berurut), statement

yang ada dieksekusi secara pararel (bersamaan). Karena itu VHDL biasanya disebut sebagai code

dibandingkan program.

Susunan dasar program VHDL

NOT (7404)

A Y

0 1

1 0

LIBRARY

ENTITY

ARCHITECTURE

MODUL PRAKTIKUM S1



1010101010101010101010101010101010101010101010101010101010101010101010101010101010101011010

1. LIBRARY

A LIBRARY is a collection of commonly used pieces of code. Placing such pieces inside a library

allows them to be reused or shared by other designs.

LIBRARY nama_library; USE nama_library.package_name.package_parts;

2. ENTITY

An ENTITY is a list with specifications of all input and output pins (PORTS) of the circuit.

ENTITY nama_entity IS PORT (

nama_port :mode_sinyaltipe_sinyal; nama_port :mode_sinyaltipe_sinyal; ...);

END nama_entity;

3. ARCHITECTURE The ARCHITECTURE is a description of how the circuit should behave (function).

ARCHITECTURE myarch OF nand_gate IS BEGIN x

MODUL PRAKTIKUM S1



1010101010101010101010101010101010101010101010101010101010101010101010101010101010101011010

-- leftmost bit is MSB (index 0) Then the following assignments are legal:

x

Prosedur Praktikum

a. Simulasi Menggunakan IC

1. Rangkailah IC pada project board yang telah disediakan

2. Hubungkan input/output yang dibutuhkan IC ke switch/LED pada digiboard menggunakan

jumper dan capit buaya

3. Masukan semua kemungkinan kombinasi input, dan catat outputnya.

4. Isi Jurnal Praktikum

b. Simulasi Program VHDL

1. Jalankan program Xilinx ISE Project Navigator (Xilinx ISE Design Suite > ISE Design Tool >

Project Navigator)

2. Buat project baru (File > New Project)

Name:

Top-Level source type: HDL (Next)

Simulator : ISim (VHDL/Verilog)

Preferred Language : VHDL

VHDL Source Analysis Standard : VHDL-200X (Next)(Finish)

Property Board,

Tidak perlu diubah pada level simulasi

3. Buat module baru (Project > New Source)

Click VHDL Module

File Name: (Next)

Entity Name:

Architecture Name:

Port Name:

Direction: (IN/OUT)

Bus: (iya/tidak) BUS berarti Port tersebut berupa vector (lebih dari 1 jalur)

MSB/LSB: index MSB dan LSB. Misal MSB(0) LSB(3), berarti 4 jalur dengan index 0 to 3.

MSB(4) LSB(0) berarti 5 jalur dengan index 4 downto 0. (Next)(Finish)

4. Lengkapi Syntax pada Architecture sesuai dengan skematik yang telah anda kerjakan

5. Simulasi

View: Simulation

Click Source yang akan disimulasi

Pada window process, buka ISim Simulator, double-click Simulate Behavioral Model

Memberi input pada port: click kanan pada port yang akan diberi input

Force constant:

Force to Value: (OK)

Force clock:

Leading Edge Value: Sinyal awal (0/1)

Trailing Edge Value: Sinyal akhir (complement dari Leading Edge Value)

Period : Panjang 1 clock dalam domain waktu (default satuan pico s)

Jalankan simulasi selama t, dengan mengisi kolom waktu seperti pada gambar, misal 1us,

kemudian click button di sebelahnya.

6. Setelah semua kemungkinan kombinasi input ada, catat hasil simulasi

c. Perancangan

1. Buat tabel kebenaran dari fungsi

2. Buat K-Map berdasar tabel kebenaran

3. Sederhanakan fungsi dari K-Map

4. Gambarkan skematik rangkaian

5. Buat program VHDL berdasarkan skematik rangkaian yang telah dibuat

6. Simulasikan program

MODUL 1 RL

Documents

Transcript of MODUL 1 RL