1. 1. VHDL Bahasa Pemodelan Perangkat Keras Lanjutan
2. 2. 9.7 Arsitektur Arsitektur berisi implementasi intitas dapat berupa deskripsi prilaku (pada level prilaku atau, jika dapat disintesis, pada level RTL) atau netlist struktural. Suatu arsitektur hanya terhubung dengan sutu entitas tertentu. Sebaliknya entitas akan sangat baik jika memiliki beberapa arsitetur, misal implementasi algoritma yang sama atau level abstraksi yang berbeda. Beberapa arsitektur yang berada pada entitas yang sama harus diberi nama yang berbeda untuk membedakan pengaksesannya.
3. 3. Nama arsitektur ditempatkam setelah kata kunci architecture yang dimulai dengan statemen architecture. pada contoh dibawah digunakan nama ARS. kemudian diikuti oleh kata kunci of dan nama entitas yang digunakan sebagai antarmuka, di sini HALF_ADDER. Bagian pembuka arsitektur diakhiri dengan kata kunci is seperti dalam statemen entitas. Kata kunci end , diikuti oleh nama arsitektur. Pada saat kode VHDL disentesis, ARS dipilih sebagai nama arsitektur. Pada kasus fungsi yang sederhana ini, tidak terdapat perbedaan pada deskripsi perilaku.
4. 4. entity HALF_ADDER is port( A, B: in bit; SUM, CARRY: out bit); end HALF_ADDER; architecture ARS of HALF_ADDER is begin SUM A, V => B, X => SUM, Y => CARRY); end for; for others : HALF_ADDER use entity work.A(RTL); end for; end for; end CFG_FULL_ADDER;
5. 25. Proses Ide dasar proses adalah berawal dari perilaku sistem dalam VHDL yang mengeksekusi seluruh statemen secara serempak (concurrent). Pada tahap ini diperlukan suatu cara untuk mengeksekusi instruksi secara berurutan, sekuensial. Proses adalah satu statemen untuk mendefinisikan instruksi- instruksi yang dikerjakan secara berurutan. Prosesnya sendiri dikerjakan serempak dengan yang lain. Eksekusi proses dipicu oleh kejadian tertentu. Statemen proses mulai dengan label nama proses (boleh ada atau tidak) dan simbul :, diikuti oleh kata kunci process. Daftar parameter ditulis di antara sepasang kurung antara (dan). Mirip dengan statemen arsitektur , bagian deklarasi berada antara kode pembuka dan kata kunci begin. Statemen sekuensial berada antara begin dan end process. Kata kunci process harus diikutkan. Jika label dipilih untuk proses, maka harus diikutkan pada akhir statemen.
6. 26. entity AND_OR_XOR is port (A, B : in bit; Z_OR, Z_AND, Z_XOR: out bit); end AND_OR_XOR; architecture ARS of AND _OR_XOR is begin A_O_X: process (A, B) begin Z_OR