IntroducciónSiguiendo la mayoría de estas especificaciones tanto como sea posible, como una guía para el diseño de un circuito impreso, es el método, costo más efectivo y eficiente para hacer pruebas a un ensamble PCB.Si no se cumplen estas especificaciones no significa que la tarjeta sea no se pueda probar, esto solo significa que puede ser un poco más costoso construir el armazón para el test o test fixture, o es más costoso realizar cualquier tipo de prueba.

La posibilidad de hacer pruebas puede ser descrita como la facilidad con la que la funcionalidad de algunos produc-tos de circuitos electrónicos o componentes puede ser determinada con respecto a un grado deseado de exacti-tud. Para decirlo de una forma más simple, ¿Qué tan fácilmente puede ser revisado el desempeño de un producto de acuerdo a las especificaciones a través de todo su ciclo de vida, desde el concepto del producto a través del diseño, fabricación y servicio en campo? ¿Qué tan rápido pueden ser generados los programas de prueba? ¿Qué accesibilidad tiene los puntos de test? ¿Qué tan extensiva es la cobertura de las fallas?Las pruebas no es una innovación tecnológica. Es una mentalidad que crea una constante conciencia de la impor-tancia de facilidad de probar (ease-to-testing), en ingeniería… durante la producción… en el campo. Las pruebas son críticas en el proceso de fabricación. Un producto que no puede ser probado fácilmente, no es realmente manufacturable.

DESIGN FOR TESTINGGuía básica de Diseño de circuitos impresos PCB para pruebas

DFT

CONTENIDOCONTENIDO

1.CONCEPTOS BÀSICOS DE TEST

2.RECOMENDACIONES PRACTICAS PARA IMPLEMENTAR DFT

1.CONCEPTOS BASICOS DE TEST

¿QUE ES LA POSIBILIDAD DE HACER PRUEBAS?

Cronogramas de producción impredecibles , arrumes o pilas de ensambles PCB sospechosos, un precio de test muy alto y una incertidumbre de la calidad del producto entregado al cliente... estos son los costos indirectos de la imposibilidad de las pruebas. Además del tiempo empleado en tratar de diagnosticar, finalmente usted com-prenderá muy rápidamente que no implementar pruebas puede ser muy costoso.La pruebas, por otro lado, son introducidas en la fase de diseño, donde reducen dramáticamente los costos de verificar y el tiempo empleado en el ellas. Las pruebas correctamente administradas, aumentan la calidad de los productos y afinan los programas de producción

ESTADO COMBINACIONAL DE LA TECNOLOGIA DE PRUEBAS

Hay básicamente dos enfoques de test el de funcionalidad (functional test) y test en el circuito (in-circuit test).

TEST DE FUNCIONALIDAD, VERIFICADO LA TARJETA EN SU TOTALIDAD

El test de funcionalidad se caracteriza por la aplicación de potencia y estímulos de entrada a la tarjeta, con la medición de la señal de salida del circuito. La medición de la salida es comparada contra el resultado esperado. El test de funcionalidad tiene por objeto verificarla funcionalidad de toda la tarjeta. Los sistemas de test funcional puede ser ejecutados efectivamente a la velocidad del diseño. Los sistemas de test funcionales ofrecen un poten-cial muy alto de cobertura y alta confiabilidad en los resultados del test. Sin embargo, las pruebas de funcionalidad están basadas en dos hipótesis: el grado al cual la simulación puede ser aplicada en la generación del programa del test, y el grado en el cual las estrategias de diagnostico que se pueden desarrollar a un costo efectivo y un tiempo oportuno.

IN-CIRCUIT TEST, VERIFICACION DE LOS COMPONENTES Y EL PROCESO DE ENSAMBLE

El test-en-circuito o In-circuit test se caracteriza por no energizar la tarjeta, pero aplicar estímulos y mediciones en la señal en los nodos de la tarjeta. In-circuit test es mejor descrito como el test de funcionalidad del cada uno de los componentes del circuito, con la deducción que todas las funciones de la tarjeta pueden ser verificadas por el hecho de que cada componente funciona adecuadamente y esta cableado adecuadamente. In-circuit test gener-almente no es ejecutado a la velocidad del diseño, debido a los factores físicos de los limites de backdriving, esta es la técnica se practica en un rango de 1 a 10 MHz de velocidad de prueba. El acceso al test se supone que estará disponible para cada nodo con el objeto de soportar la eficacia que debe tener la filosofía de test.

TEST COMBINACIONAL

In–circuit test se ha movido esencialmente en dos diferentes direcciones, llamadas:

COSTO DE NO PRUEBAS, PAGOS POR FACILIDAD DE IMPLEMENTAR PRUEBAS

1. El análisis de defecto de fabricación (MDA-manufacturing defect analyzer) es altamente simplificado, in-circuit test es usado con mediciones análogas para verificar el proceso de fabricación. Utilizan principal-mente en tarjetas simples, el MDA es una alternativa de prueba a bajo precio que puede dar una buena cobertura de componentes análogos simples y interconexión de circuitos. Esto no provee cobertura para la funcionalidad de componentes digitales, análogos complejos y dispositivos de señales mixtas.

2. El test combinacional es actualmente el método mas popular en pruebas de tarjetas. Este sistema com-bina la capacidad de un in-circuit test con el sistema de test funcional para alcanzar una alta cobertura y excelente exactitud en el diagnostico. Además una alta cobertura de componentes que soportan técnicas in-circuit análogas y digitales, la prueba combinacional soporta señales análogas, mixtas y la prueba funcional digital, también soporta los nuevos test y conceptos de diagnósticos como Boundary Scan, NAND Trees y detección de circuitos abiertos digitales usando medios análogos.

TEST COMBINACIONAL

Para diseñar para pruebas (DFT-Design for testing) es necesario tener un entendimiento básico de la capacidad del equipo de test combinacional de proveer la prueba misma y el diagnostico. Esto se logra al examinar el hard-ware, software y las tecnologías del fixture o armazón mecánico que dan soporte del test combinacional.

Las conocidas técnicas de ATG (Automatic Test Generation) o Generación automática de test han mejorado considerablemente la aceptación de la tecnología de test combinacional como una solución de test cuya relación costo efectividad es viable. El paradigma del ATG exige que la información este disponible y describa los componentes de la tarjeta (los modelos para el test) y su ubicación física (ensamble en el PCB).

La captura automática de información del diseño dentro del proceso de generación del test acelera el desarrollo del programa del mismo. La falta de datos del diseño, de otra parte puede limitar severamente la efectividad del test.

Los algoritmos del ATG calculan el efecto del circuito en la habilidad de estimular y medir los atributos de cada componente. Adicionalmente, los algoritmos ATG tienen que reconocer la exactitud en las medidas y la capaci-dad del tiempo de respuesta en el hardware del test combinacional.

La capacidad de testeo para aislar efectivamente cada uno de los componentes para lograr una alta cobertura de fallas en el test, requiere que las partes análogas tengan una “guarda” o margen de medición y las partes digitales requieren “un inhibidor y un habilitador” automático que sea incluido en los programas con el fin de minimizar el tiempo de desarrollo de la prueba.

La principal limitación para la generación del test automático implica la falta de datos del diseño en la creación del modelo de test para los dispositivos en la tarjeta y el desarrollo de una confiable cobertura de fallas.

2. RECOMENDACIONES PRACTICAS PARA IMPLEMENTAR DFT

ARCHIVOS DE DISEÑO DE TARJETAS DE CIRCUITOS

Es posible, hacer que su diseñador cree una capa en los archivos del diseño de la tarjeta del circuito PCB exclusi-vamente para los puntos de test de su diseño, pines de mecanizados y aseguramiento de la tarjeta. Esto permitirá la creación de un archivo Gerber especial para el testeo de pads y pines. Por ejemplo: el archivo de nombre test.gbr. Aunque esto no es obligatoriamente necesario, esto ayuda a la acelerar en caso de que sea necesario el diseño del fixture mecánico, a reducir los costos y los potenciales errores de fabricación del fixture; también sirve para que los encargados de probar las tarjetas ensambladas entiendan mejor la tarea a realizar y la hagan mas rapido acelerando la producción de los equipos electrónicos; así como una respuesta mas rápida y eficiente del departamento de control de calidad y garantías de la empresa, en caso de necesidad, ademas si se quiere mejorar el diseño, los ingenieros podrían detectar de una forma mas eficiente los aspectos a mejorar del mismo.

CONSIDERACIONES DEL DISEÑO MECANICO

El test de acceso al PCB suele ser realizado a través de una cama de agujas, o fixtures de alambre corto de alto desempeño. En las líneas de fabricación automatizadas donde las tarjetas en el equipo de pruebas (ATE-Automated Test Equipment) a través de una banda transportadora, se usan fixtures accionados mecánicamente.

SEPARACIÓN DE BORDES

Los elementos mecánicos de manipulación de las tarjetas PCB en ensambles manuales o automáticos podrían necesitar tanto como 0.138” de espaciamiento para los componentes y 0.125”de espaciamiento para los pads del test, así como para dar cabida a los rieles de la banda transportadora.

Figura 1: Huecos de fijación: tomado de www.testelectronics.com, Designing for Testability.pdf

HUECOS MECANIZADOSColoque dos o tres huecos sin metalizar (huecos mecanizados o usados para fijación mecánica o ajuste en maqui-nas o elementos de test o en la misma caja donde quedara la tarjeta); estos deben estar diagonalmente opuestos, tan lejos como se pueda con una tolerancia entre los huecos de ±0.002” para asegurar una correcta fijación en los fixture mecánicos. Es recomendable que sean mínimo de 0.125”de diámetro, para estandarizarlos. Los diámetros de los huecos pueden ser mantenidos entre 0.0003” - 0.000”. Los problemas de contaminación de la soldadura y la variación del grosor del metalizado pueden prevenirse manteniendo los huecos libres de metal-izado o en pocas palabras sin metalizar.

Figura 2: Tamaño mínimo y posición optima del pad de test.. tomado de www.testelectronics.com, Designing for

Testability.pd

TEST PADSLa tolerancia de un pad de test a un hueco metalizado debe ser de ±0.002”. El libre acceso al pad de test es vital. Idealmente, deben ser colocados en cada nodo. Si es posible, siempre coloque estos pads a un lado de la tarjeta o mejor aun en la cara de abajo del PCB, lado de soldadura (solder side) o bottom side, para minimizar la probabilidad de tener que usar accesorios en los dos lados del PCB que resultan más costoso; es mas fácil y económico hacer un test ya sea manual o automatizado a un solo lado del PCB . Los pads de test deben ser redondos o también cuadrados y nominalmente de 0.035" en diámetro con una exactitud pad-to-pad de ±0.003".

BORDE DE LA TARJETALos pad de test puede también ser ubicados al menos a 0.125” del borde de la tarjeta, debido a que las maquinas de Pick and Place (recoger y colocar componentes) en los procesos de ensamble automatizado de PCB requi-eren acceso a los bordes de la tarjeta; también en ensamble manual se utilizan soportes para sostener las tarjetas mientras se colocan los componentes, que necesitan dicho espaciamiento.

ESPACIAMIENTOEl espaciamiento de los pad de test debe ser de 0.100" siempre que sea posible, o como mínimo 0.050". Otros equipos de test electrónico pueden tener para probar pad de test a una distancia de 0.015", pero estos requieren puntas de prueba pequeñas que son costosas y no tienen la durabilidad de las puntas más grandes

ESPACIAMIENTO ENTRE COMPONENTES

Los pad de test que estén al lado de los componentes de la tarjeta deben tener al menos 0.040” de espaciamiento entre estos para evitar dañar la prueba o el componente.

PROXIMIDAD AL ORIGEN DE LAS SEÑALES

Coloque los puntos de pruebas tan cerca como sea posible a la fuente de alimentación para minimizar el impacto eléctrico del tester en la tarjeta del circuito. Coloque varios test pads en el VCC y las líneas a tierra para asegurar una mejor distribución de potencia. Tener en mente las fuertes corrientes inversas que pueden alterar las poten-cias de tierra.

GUIA DE RECOMENDACIONES PARA ACCESIBILIDAD EN TARJETAS SMT

Los test pads deben ser de

0.015 a 0.04 pulgadas de

diámetro

Basado en las tolerancias de manufactuura generalmente aceptadas de

fixtures y PCBpruebas de accesorios que son generalmente aceptadas, los

dispositivos de prueba para SMD (Surface mount devices-dispositivos de

montaje superficial) requieren un pad de test de este tamaño para lograr

la exactitud punta-a-objetivo de test. Naturalmente, cuanto mas grande sea

el objetivo, mas grandes son las posibilidades de dar en el.

Los pad de test deben ser cubiertos con soldadura o con un material no

oxidante como el oro. Si existen óxidos en la soldadura, estos pueden ser

fácilmente penetrados con la mayoría de los estilos de punta con filo,

asegurando una buena integridad y continuidad eléctrica.

Probar la terminal de un componente pueden forzar que un punto de

soldadura que este roto o frió haga contacto al hacer contacto y que

aparentemente esta en buen estado.

La ubicación de los pines es clave para la tolerancia de alineación entre el

fixture y el PCB tolerancia del PCB desde el DUT (dispositivo bajo test)

hacia el datum (punto de referencia o punto de coordenadas cero del

PCB) y el pad de test que debería estar alrededor de ±0.002 pulgadas

Los hoyos en el PCB deben estar tan lejos como sea posible, colocados

diagonalmente, con una tolerancia entre hoyos de ±0.002 pulgadas. Un pin

de diámetro 0.125 o mayor, ayudara a mantener la estabilidad y alineación

del fixture al PCB. La tolerancia en el diámetro del pin de fijación debe

estar entre +0.003/ -0.000 pulgadas.

Pad de test recubiertos con

material conductivo no

oxidante

Probar pad de tests o vías y

no componentes o termi-

nales de componentes

Proveer pines exactos

(tooling pins)

La coloque los huecos de

mecanizado o fiación lo

mas lejos como sea posible

RECOMENDACIONES EN PROCESOS DE PRUEBA

Lo pines de dispositivos o componentes electrónicos (huecos metalizados, through hole), pad de test, conectores y vías pueden ser usadas para permitir accesos de test adecuados. Para los PCBs utilizando la tecnología de mon-taje superficial (SMT), los pad de tests deben ser usados ya que las terminales pueden ser dañadas y las conexiones de soldadura puede ser temporalmente conectadas cuando la punta de prueba presione las terminales sobre la superficie de las pistas del PCB.

TAMAÑOS DE PINES O PUNTAS DE PRUEBA (TEST PROBES, TEST PINS, PROBES)

Los diámetros de los test pads deben ser entre 0.015” a 0.040” o nominalmente 0.035” cuando se usan pines de pruebas estándares de 100 mil , 75 mil o 50 mil, además de tener una superficie de soldadura adecuada para asegurar el un contacto confiable del pin de prueba. Las sondas de 30 mil a 15 mil son mas frágiles, mas costosas y menos confiables. Durante el diseño del PCB en la etapa de layout y la colocación de los puntos de test para ser construido el fixture, se debe hacer esfuerzos para minimizar las necesidades de tines de prueba de 30 mil a 15 mil. Para mayor accesibilidad en dispositivos de fine pitch (circuitos integrados con menos de 0.5 mm de distancia entre centros de los pines), los tests pad deben ser escalonados para permitir espaciamiento entre ellos de 50 mil.

CONECTORES DE PRUEBA

Cuando se prueban los conectores usualmente se prueba el lado de soldadura (solder side) del componente de montaje superficial con una punta de prueba prueba en forma de corona. El acceso a las pruebas se pueden obtener a través de los conectores y los conectores pueden ser probados. Los estilos de puntas de prueba están disponibles para encajar una gran variedad de conectores hembra. Los conectores macho pueden ser probados utilizando envolturas especiales con puntas de prueba ahuecadas dentro de la envoltura.

VIAS

Donde se requieren pruebas de vías, la soldadura o metalizado de oro de las vías proporciona una superficie buena para pruebas. Las vías no deben ser tapadas por mascaras de soldadura ya que esto resultaría en un bloqueo y aislamiento del contacto de la punta de prueba.

No amontonar los Test pad

Reduzca el uso de componentes altos. Las tarjetas SMT con componentes de altura mayor a 0.35 pulgadas, son

difíciles de probar y requieren cortes o aditamentos especiales en los

fixture o armazones para pruebas. Cuando sea posible extienda los test

pad a 0.1 pulgadas hacia afuera de los componentes mas altos para permitir

áreas de contacto con el punto de test de l componente alrededor del

mismo (tener precaución de no crear antenas).

Dejar 0.018 pulgada de áreas despobladas alrededor de cada test pad par

minimizar cortos circuitos en escenarios de tolerancia del peor caso.

DENSIDAD DE SONDA DE BALANCE, SOLO VACIO

Una de las grandes ventajas de los fixtures mecánicos es que no requieren un balance de la de densidad de puntas de prueba en la superficies del PCB, en caso de fixtures de vacío únicamente. Para asegurar la coplanaridad del PCB, incrementar la precisión del contacto de la prueba y minimizar el daño al componente debido al flexión del PCB, la densidad del pad de test no puede exceder 12 por pulgada cuadrada (puntas de pruebas de 8 oz). Densidad de puntas excesiva puede dificultar el sellamiento adecuado de accesorios al vacío. En cada caso la densidad de distribución de las puntas de prueba deben ser planeada cuidadosamente para obtener la mejor capacidad de pruebas.

CONSIDERACIONES EN DISEÑOS ELECTRICOS

Hay muchas consideraciones fundamentales del diseño que pueden tener un gran impacto en las pruebas del PCB y por ende su costo, a continuación se mencionaran algunas:

DISTRIBUCION DE POTENCIA

Mientras la capacidad de manejo de corriente de puntas de pruebas estándar es de 1 amp, una limitación práctica de ½ amp garantizara un desempeño de las puntas más eficiente y una distribución de potencia mas confiable. La distribución de potencia debe tener lugar a través de toda la tarjeta PCB, con al menos tres puntos de prueba para el primer amperio y otro punto para el ½ amp adicional. Otros puntos de pruebas adicionales pueden ser incluidos líneas para sensar fuentes de alimentación, así como tierras y retornos, especialmente es testeo de lógica digital. Cualquier cambio en el PCB ejemplo jumpers o componentes en la superficie de pruebas (la mayoría de las veces la superficie de la cara BOTTOM, abajo o lado de soldaduras), deben ser posicionados cuidadosamente para no interferir con el acceso de las puntas de prueba .

RELOJES

Usualmente los relojes (CLOCK), cristales o elementos de sincronización en la tarjeta PCB deben ser deshabilita-dos para probar efectivamente el resto del circuito. Las fuentes de reloj deben ser controlables desde el equipo de pruebas o la persona que esta ejecutando las pruebas.

Figura 3: Circuitos de reloj. Ttomado de

www.testelectronics.com,

Designing for Testability.pd

HABILITACION DE LA PRUEBA

Las lineas de controles externas o líneas de salida no deben ser cableados directamente a tierra o VCC. De otra manera es imposible utilizar elementos de las librerías de pruebas disponibles, conllevando esto a una rutina de prueba más compleja y costosa, cuando se trabaje con equipos de pruebas en los que se programen dichas prue-bas. Cuando se realicen pruebas manuales es necesario poder deshabilitar o habilitar dichos controles.

Figura 4: Habilitación del test. Tomado de www.testelectronics.com. Designing for Testability.pdf.

Figura 5: Separación de las lineas reset y enable. Tomado de www.testelectronics.com. Designing for Testability.pdf.

Igualmente, se debe tener el reset separado, el control y líneas de habilitación no deben ser cableados a través de una resistencia común ya que esto inhabilita las pruebas independiente de cada dispositivo.

Circuitos que se resetean cuando se energizan deben ser capaces de ser manejados por un equipo de test o el personal encargado (en caso de prueba eléctrica manual) para definirlos en un estado lógico conocido.

Figura 6: Acción de aplicar Reset a varios elementos. Tomado de www.testelectronics.com. Designing for Testability.pdf.

Figura 7 y 8: Mantener las lineas de reset y enable separadas. Tomado de www.testelectronics.com. Designing for Testability.pdf.

DISPOSITIVOS COMPLEJOS

Este seguro de que las lineas de reset o output enable en una PAL o ASIC sean accesibles para un equipo de test. Usted podría definir una ecuación simple que pueda ser introducida en el equipo de test para fijar las salidas de la PAL a un estado conocido.

PINES SIN USAR

Todos los pines sin usar sean enganchados con un pin de test o colocados en un estado lógico (si son pines de entrada) para asegurar que la falla asociada con estos pines sin usar no se propague a través del circuito, o que algún ruido entre en los pines, colocando las salidas asociadas en estados lógicos desconocidos.MANEJO DE ENTRADASMuchas veces, el backdriving de una larga duración para dispositivos que manejan consumos considerables de corriente como el 244, pueden llevar a la destrucción del dispositivo debido al excesivo calor generado. Mane-jando las entradas en vez de las salidas debe ser usado para evitar el backdrive excesivo del mismo en dispositivos de corriente con gran capacidad de manejo de varias cargas o salidas en un mismo pin también conocido como fanout.

Figura 9: Ecuación para mantener las salidas en estado lógico alto, en ASIC`s y PAL's.

Tomado de www.testelectronics.com. Designing for Testability.pdf.

Figura 10: Manejo de pines sin usar.

Tomado de www.testelectronics.com. Designing for Testability.pdf.

Cadenas largas en serie requieren manejos especiales para evitar tiempos excesivamente largos de pruebas. Romper las cadenas en determinados puntos con acceso al test rebaja dramáticamente los tiempos por ordenes de magnitud.

Una batería sobre el PCB requiere un jumper para ser deshabilitada, ya que es difícil detectar cortos alrededor de la batería.

Figura 11: Cadenas que desperdician tiempo de test. Tomado de www.testelectronics.com. Designing for Testability.pdf.

Figura 12: Batería en el PCB. Tomado de www.testelectronics.com. Designing for Testability.pdf.

ENCANDENAMIENTOS SERIALES QUE DESPERDICIAN TIEMPO PARA PRUEBAS

BATERÍAS SOBRE EL PCSB

TEST POR CLUSTERS O SECTORES

Integrados con gran cantidad de pines como BGA (Pines en forma de Bolas, debajo del integrado), QFN (Sin pines) o QFP (pines en los cuatro lados) en que se tenga limitaciones de acceso a sus pines requieren un test por secto-res en el que este se pruebe con otros dispositivos que definan un bloque funcional mas fácilmente probable.

DISPOSITIVOS DE SEÑAL MIXTA

Muchos dispositivos análogos o de señal mixta pueden reaccionar de una manera adversa a la carga eléctrica de una punta de prueba y un fixture. Los puntos de test necesitan ser colocados con un buffer o muy cerca a la fuente de señal; o de una manera alternativa, los dispositivos pueden ser probados como cluster.

ESTA ALLI, PERO..¿SE PUEDE PROBAR?

Los nodos de un circuito pueden estar en dos categorías: los que se pueden probar y los que no. Un nodo accesible puede no ser probado debido al equipo de pruebas, de su colocación o limitaciones en el mismo equipo (falta de puntas, de instrumentos). Nodos inaccesibles pueden ser probados con técnicas como JTAG o Boundary Scan Virtual nail Test. Nodos no probables o inaccesibles son imposibles de probar o requieren formas alternas de test como el test por clusters.

NUEVAS MANERAS DE PROBAR

Muchas estrategias de test innovadoras están siendo introducidas que facilitaran o enriquecieran las pruebas. Esta incluyen la adopción de diseño de Boundary Scan, ATMD (automated test model development) o desarrollo automático de modelos de test o test análogos de entradas digitales (analog testing of digital opens).

EL RETO DE LAS PRUEBAS

Independiente de las tendencias en las capacidades de los sistemas de test, el reto fundamental para el ingeniero de test, no es cambiar el diseño pero en lugar de esto es hacer al diseñador del producto electrónico o solución ser un creyente de las pruebas.

SERVICIOS TECNOLÓGICOS

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Traducido y adaptado por:Andre Giovanny Laverde, C.I.D.+

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