MENJELASKAN PRINSIP REGISTER

MENERAPKAN DASAR-DASAR TEKNIK DIGITAL064.DKK.03

Teknologi dan Rekayasa

TUJUAN

Siswa dapat:

1. Menjelaskan fungsi-fungsi register yang ada.2. Menjelaskan fungsi clock.3. Menjelaskan fungsi Flip-flop4. Menjelaskan fungsi Register dan Counter.

CLOCK

Teknologi dan Rekayasa

RA

+VCC

C

U7

555

1

2

3

4

5

6

7

8

GND

TRIG

O

R

CT L

T H

DVCC

Gambar 1

Vout0.01uF

RB

Rangkaian clock termasuk golongan Astabil Multivibrator dengan IC 555.

CARA KERJA RANGKAIAN CLOCK:

1. Pada saat C diisi tegangan ambang naik melebihi + (2/3) Vcc.

2. Kapasitor C dikosongkan melalui Rb oleh karena itu tetapan waktu pengosongan dapat ditentukan dengan rumus T = Rb x C.

3. Bila Tegangan C sudah turun sedikit sebesar + (Vcc/3) maka keluaran menjadi tinggi.

4. Siklus kerjanya dirumuskan: W = 0.693 (RA + Rb ).Ct = 0.693 . Rb. CT = W + t

F = 1/TDimana :

W = lebar pulsa ; T = waktu periodeT = detik ; F = Hertz

Teknologi dan Rekayasa

Teknologi dan Rekayasa

Operasi system digital terjadi pada pulsa clock bertransisi dari 0 ke 1 atau dari 1 ke 0.

Transisi 0-ke-1:sisi naik (rising edge);Transisi 1-ke-0: sisi jatuh (falling edge)

FLIP-FLOP

Rangkaian logika dengan dua output yang saling berlawanan.

Teknologi dan Rekayasa

dua kondisi kerja FF: (1) Q = 0, Q’=1 : (2) Q = 1, Q’ = 0 .

MACAM - MACAM FLIP-FLOP

1. RS FLIP-FLOP

Teknologi dan Rekayasa

RS-FF yang disusun dari gerbang NAND

S B Q Q Keterangan0 0 1 1 Terlarang0 1 1 0 Set (memasang)1 1 1 0 Stabil I1 0 0 1 Reset (melepas)1 1 0 1 Stabil II0 0 1 1 Terlarang

1 1 Qn

Qn

Kondisi memori (mengingat)

Tabel Kebenaran:

2. CRS FLIP-FLOP

Teknologi dan Rekayasa

S R Qn +1

0 0 Qn

0 1 0

1 0 1

1 1 terlarang

Tabel kebenaran:

3. D FLIP-FLOP

Teknologi dan Rekayasa

D Qn+101

01

Tabel Kebenaran:

4. T FLIP-FLOP

Teknologi dan Rekayasa

T Q0 01 00 11 10 01 00 11 1

Tabel Kebenaran:

Tabel Kebenaran:

5. J-K FLIP-FLOP

Teknologi dan Rekayasa

J K Qn+1 Keterangan

0 0 QnMengingat

0 1 0 Reset

1 0 1 Set

1 1 Qn

(strep)Togle

Tabel Kebenaran:

REGISTER

Susunan register memori 4-bit dengan DFF:

Teknologi dan Rekayasa

Register memori 4 bit yang terdiri dari 4 buah D FF.

Data input dimasukkan secara paralel pada terminal A, B, C, dan D.

Data pada input akan di transfer ke output setiap ada pulsa clock secara paralel juga.

Teknologi dan Rekayasa

MACAM-MACAM REGISTER:

1. REGISTER SISO (Serial Input Serial Output)

Teknologi dan Rekayasa

Q3

FF3

1

2

3

4

5

J

CLK

K

Q

Q

Q4

FF4

1

2

3

4

5

J

CLK

K

Q

Q

Q1

FF1

1

2

3

4

5

J

CLK

K

Q

Q

Q2

FF2

1

2

3

4

5

J

CLK

K

Q

Q

Word in (SI)

Clock

Clock ke Word in Q1 Q2 Q3 Q40 0 0 0 0 01 1 1 0 0 02 0 0 1 0 03 1 1 0 1 04 1 1 1 0 1

Tabel Kebenaran (Misal masuknya 1101)

2. REGISTER SIPO (Serial Input Paralel Output)

Teknologi dan Rekayasa

C

Clock

A D

DFF4

2

1 3

CLK

D Q

DFF2

2

1 3

CLK

D Q

Data load

B

DFF1

2

1 3

CLK

D Q

DFF3

2

1 3

CLK

D Q

Read Out

Read Out Clock Input Q1 Q2 Q3 Q4 A B C D

0 0 0 0 0 0 0 0 0 0 0

0 1 1 1 0 0 0 0 0 0 0

0 2 1 1 1 0 0 0 0 0 0

0 3 0 0 1 1 0 0 0 0 0

0 4 1 1 0 1 1 0 0 0 0

1 1 0 1 1 1 0 1 1

Tabel Kebenaran

3. REGISTER PIPO (Paralel Input dan Paralel Output)

Teknologi dan Rekayasa

Clock

RReset

QD

DFF2

2

1 3

CLK

D Q

DFF2

2

1 3

CLK

D Q

R

D2 D0D1

R

QC QB

D3

QA

R

DFF2

2

1 3

CLK

D Q

DFF2

2

1 3

CLK

D Q

Clock D1 D2 D3 D4 QD QC QB QA

0 1 1 0 1

0 0 0 0

1 1 1 0 1 1 1 0 12 1 0 0 1 1 0 0 13 0 0 0 1 0 0 0 1

TABEL KEBENARAN:

TABEL KEBENARAN:

4. REGISTER PISO (Paralel Input Serial Output)

Teknologi dan Rekayasa

SerialOut

B

DFF2

2

1 3

CLK

D Q

DFF2

2

1 3

CLK

D Q

Clock

C

DFF2

2

1 3

CLK

D Q

RR

A D

R

DFF2

2

1 3

CLK

D Q

Dataload

R

Data IC Preset Reset0 1 1 01 1 0 10 0 1 11 0 1 1

TABEL KEBENARAN

COUNTER

Ada 2 jenis pencacah yaitu:1. Pencacah sinkron (syncronuous counters) atau

pencacah jajar.2. Pencacah tak sinkron (asyncronuous counters) yang

kadang-kadang disebut juga pencacah deret (series counters) atau pencacah kerut (rippIe counters).

Teknologi dan Rekayasa

JENIS-JENIS PENCACAH

1. Pencacah Sinkron:Pencacah maju sinkron yang berjalan terus

(Free Running).Pencacah maju sinkron yang dapat berhenti

sendiri (Self Stopping). Pencacah mundur sinkron.Pencacah maju dan mundur sinkron (Up-

down Counter).

Teknologi dan Rekayasa

2. Pencacah tak sinkron terdiri dari 4 macam yaitu:Pencacah maju tak sinkron yang berjalan

terus (Free Running).Pencacah maju tak sinkron yang dapat

berhenti sendiri (Self Stopping). Pencacah mundur tak sinkron.Pencacah maju dan mundur tak sinkron (Up-

down Counter).

Teknologi dan Rekayasa

CONTOH PENCACAH:

Teknologi dan Rekayasa

QD(MSB)

D

1

2

3

4

5

J

CLK

K

Q

Q

QB

B

1

2

3

4

5

J

CLK

K

Q

Q

QA(LSB)

A

1

2

3

4

5

J

CLK

K

Q

Q

QC

C

1

2

3

4

5

J

CLK

K

Q

Q

Clock

QA

QB

QC

QD

ClockQD QC QB QA

MSB LSB Desimal

0123456789101112131415

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

0123456789101112131415

1. Pencacah maju tak sinkron yang menggunakan 4 buah JK-FF:

Diagram waktu

Tabel kebenaran

2. Pencacah mundur tak sinkron

Teknologi dan Rekayasa

QB

B

1

2

3

4

5

J

CLK

K

Q

Q

QD(MSB)

D

1

2

3

4

5

J

CLK

K

Q

Q

Clock

QC

C

1

2

3

4

5

J

CLK

K

Q

Q

QD(MSB)

D

1

2

3

4

5

J

CLK

K

Q

Q

Clock

QA(LSB)

A

1

2

3

4

5

J

CLK

K

Q

Q

QA(LSB)

A

1

2

3

4

5

J

CLK

K

Q

Q

Atau

QC

C

1

2

3

4

5

J

CLK

K

Q

Q

QB

B

1

2

3

4

5

J

CLK

K

Q

Q

Clock QD QC QB QA Desimal0 1 1 1 1 151 1 1 1 0 142 1 1 0 1 133 1 1 0 0 124 1 0 1 1 115 1 0 1 0 106 1 0 0 1 97 1 0 0 0 88 0 1 1 1 79 0 1 1 0 610 0 1 0 1 511 0 1 0 0 412 0 0 1 1 313 0 0 1 0 214 0 0 0 1 115 0 0 0 0 016 1 1 1 1 15

Clock

QA

QB

QC

QD

Diagram waktu

Tabel kebenaran

3. Pencacah Maju dan Mundur Sinkron:

Pencacah lingkar

Teknologi dan Rekayasa

Clock

D

JKFFC

1

2

3

4

5

J

CLK

K

Q

Q

BA

JKFFC

1

2

3

4

5

J

CLK

K

Q

Q

C

JKFFC

1

2

3

4

5

J

CLK

K

Q

Q

JKFFC

1

2

3

4

5

J

CLK

K

Q

Q

Clock D C B A 012345

0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 0 0 0 1

Tabel kebenaran

Gambar Rangkaian Pencacah Lingkar

Pencacah Johnson

Teknologi dan Rekayasa

Clock

D

JKFFC

1

2

3

4

5

J

CLK

K

Q

Q

BA

JKFFC

1

2

3

4

5

J

CLK

K

Q

Q

C

JKFFC

1

2

3

4

5

J

CLK

K

Q

Q

JKFFC

1

2

3

4

5

J

CLK

K

Q

Q

Gambar Rangkaian Pencacah Johnson

Clock D C B A012345678

000011110

000111100

001111000

011110000

Tabel kebenaran

SELESAI

Teknologi dan Rekayasa

By. EKO SUPRIYADI, SPd SMK RISTEK KIKIN JAKARTA