1. SR Flip-Flop

Flip-flop ini mempunyai dua masukan yaitu, S=Set dan R=Reset. serta mempunyai dua output

yaitu 𝑄 dan 𝑄.

S R Q Keadaan

0 0 NC Tidak berubah

0 1 1 1

1 0 0 0

1 1 ? Tidak didefinikasn

Lambang SR Flip-flop

Clocked SR Flip-Flop

Adalah rangkaian SR klip-flop yang dikendalikan oleh clock. Set dan Reset akan dikendalikan

oleh kondisi clock. Set dan Reset akan berfungsi apabila kondisi clock adalah High (1).

Lambang Clocked SR Flip-Flop

Clock S R Q Keadaan

↑ 0 0 nc Tidak berubah

↑ 0 1 1 1

↑ 1 0 0 0

↑ 1 1 ? Tidak didefinisikan

- Keadaan Set

Saat masukan S diberi pulsa, pulsa tersebut akan dihalangi oleh flip-flop, dan keluaran Q

tetap dalam logika0. Setelah pendetak tiba, langsung ditanggapi dan keluaran Q berubah

menjadi 1

- Keadaan Reset

Untuk memadamkan keluaran Q, masukan R diberi pulsa, tetapi tidak langsung

ditanggapi oleh flip-flop, harus melihat keadaan sinyal pendetak apakah dalam logika 0

atau 1.

Clock S R Q Keadaan

↓ 0 0 nc Tidak berubah

↓ 0 1 1 1

↓ 1 0 0 0

↓ 1 1 ? Tidak didefinisikan

2. D Flip-Flop

Data flip-flop (D-flip flop) adalah sebuah register yang berfungsi mengendalikan atau

menyimpan data masukan. Antara masukan J dan K terhubung gergang NOT, sehingga

rangkaian ini hanya memiliki sebuah masukan D saja.

Lambang D FLip-Flop

D Clock Q

0 ↑ 0

1 ↑ 1

- Clock belum aktif

Pada saat sinyal clock dalam keadaan 0, jika pada D terdapat sinyal masukan 0 atau 1,

maka keluaran Q akan tidak berpengaruh atau berubah terhadap sinyal yang masuk pada

masukan D.

- Clock aktif

Sewaktu sinyal clock dalam keadaan 1 maka sinyal apapun yang masuk pada D akan

dilewatkan begitu saja oleh keluaran Q. tetapi sewaktu sinyal clock dalam keadaan 1,

maka sinyal D akan dibaca. Sinyal yang dibaca adalah sinyal pada masukan D yang

bersamaan dengan terjadinya perubahan pada clock dari keadaan 1 menjadi 0.

3. JK Flip-Flop

Pengembangan dari RS flip flop yang lain adalah JK flip flop. Rangkaian ini memiliki masukan J

dan K , kendali clock C dan keluaran 𝑄 dan 𝑄

Lambang JK Filp-Flop

Clock J K Q Keadaan

↑ 0 0 nc Tidak berubah

↑ 0 1 0 Reset

↑ 1 0 1 Set

↑ 1 1 Toggle

Keterangan:

↓ = HIGH ke LOW

↑ = LOW ke HIGH

X = 0 atau 1 sama

- Keadaan tidak aktif

Jika kedua masukan J dan K dalam keadaan 0 maka flip-flop berada dalam keadaan tak

bekerja walaupun sinyal clock dalam keadaan 1, sehingga keluaran Q adalah 0.

- Keadaan Set

Jika J = 0 sedangkan K = 0, maka tidak mungkin akan melakukan RESET terhadap flip-

flop. Ketika keadaan RESET, Q = 0 (dan not-Q = 1). Pada masukan J diberi sebuah

sinyal 1, maka keluaran Q = 1. Jadi J = 1 dan K = 0 berarti bahwa flip-flop akan di SET

oleh sinyal clock berikutnya.

- Keadaan Reset

Jika J = 0 sedangkan K = 1, maka klip-flop akan RESET, dan tidak mungkin akan

melakukan SET. Keluaran Q akan 0 sedangkan not-Q akan 1, ini akan menyebabkan

keluaran Q tetap 0. Jadi J = 0 dan K = 1 berarti bahwa flip-flop akan di RESET oleh

sinyal clock berikutnya.

- Keadaan Toggle

Jika masukan J dan K sama-sama berada dalam kondisi logika 1, maka flip-flop akan

mengalami SET dan RESET secara bergantian. Keadaan ini disebut dengan keadaan

Toggle. Jika flip-flop JK dalam keadaan toggle maka frekuensi keluaran Q akan bekerja

separuhnya dari frekuensi sinyal pendetak. Itulah sebabnya flip-flop JK sering dipakai

untuk rangkaian pembagi frekuensi.

Clock J K Q Keadaan

↓ 0 0 nc Tidak berubah

↓ 0 1 0 Reset

↓ 1 0 1 Set

↓ 1 1 Toggle