華 梵 大 學

機電工程研究所

碩士學位論文

新型 Fractional-N 頻率合成器之積體電路設計

A Novel Fractional-N Frequency Synthesizer Integrated Circuit

Design

指 導 教 授：姚 嘉 瑜

研 究 生：王 周 弘

中 華 民 國 九十一 年 十一 月

新型 Fractional-N 頻率合成器之積體電路設計

A Novel Fractional-N Frequency

Synthesizer Integrated Circuit Design

研 究 生： 王周弘 Student： Jou-Hung Wang

指導教授： 姚嘉瑜 Advisor： Chia-Yu Yao

華 梵 大 學

機電工程研究所

碩士論文

T h e s i s s u b m i t t e d t o I n s t i t u t e o f M e c h a n t r o n i c Engineeringof the Huafan University partial fulfilment of the requirement for the degree of Master of Science

November 2002

Shih Tin, Taipei Hsien, Taiwan, Republic of China

中華民國 91 年 11 月

誌 謝

首先，感謝姚嘉瑜教授兩年來的指導與提攜，還有日常

生活的叮嚀與關懷都使我永誌於心。

此外還要感謝機電所的學長徐俊德在課業及控制領域的

指導，同學林纘芳在 VHDL 語言上的協助，同學吳俊勳、吳

秉勳和學弟莊基男在 PCB 方面的幫助以及學弟陳信宏在設計

軟體上的支援。也非常感謝機電所所有老師及行政人員的指

導與協助。

最後，將本文獻給我最愛的父母親及最親愛的兄妹，並

感謝他們的全力支持與關懷，使我能心無旁騖專注於課業上

。

王周弘

謹誌於大崙山華梵

2002.11.25

I

摘要

本論文提出一個新型的分數式頻率合成器 (Fractional-N

Frequency Synthesizer)之設計，其架構較 Delta-sigma(ΔΣ )

調變之 Fractional-N 頻率合成器簡單，此頻率合成器使用

TSMC 1p4m 0.35um CMOS 3.3 伏的製程整合於單一晶片中

，此合成器有 158 個通道，通道間隔為 500KHz，晶片上包括

了分數式除頻器、五環路壓控振盪器 (Voltage Controlled

Oscillator)、 充 電 幫 浦 (Charge Pump)、 相 位 -頻 率 偵 測 器

(Phase Frequency Detector)。

除頻器是以傳統的整數倍 Pulse Swallow 除頻器之架構加

以改良為可除以分數倍的除頻器；壓控振盪器是採用比單環

路的相位雜訊優異的五環路壓控振盪器之結構。在充電幫浦

鎖相迴路系統分析方面，對於不同的迴路濾波器之複雜度，

會組成不同階數的鎖相迴路，我們將討論它們的相位雜訊及

穩定度條件。

關鍵詞：Fractional-N 頻率合成器，鎖相迴路，壓控振盪

器，相位 -頻率偵測器，充電幫浦，除頻器，相位雜訊，迴路

濾波器

II

ABSTRACT

A novel fractional-N frequency synthesizer structure is

proposed. The complexity of the propose structure is lower

than the complexity of the delta-sigma modulation fractional-N

frequency synthesizer. The frequency synthesizer circuit is

implemented in the TSMC 1p4m 0.35um CMOS 3.3V

technology. It has 158 channels, channel spacing is 500-KHz.

The chip contains the fractional-N frequency divider, a five-

ring VCO, a charge pump, and a phase frequency detector.

The frequency divider modifies the conventional integer-N

pulse swallow frequency divider to achieve a fractional-N

frequency division. The VCO design employs five interlocked

ring oscillators whose phase noise is better than that of a

single ring oscillator. In the charge-pump phase locked loop

system analysis, we analysize their phase noise and stability

condition for different order PLLs.

Keyword : Fractional-N frequency synthesizer, PLL, VCO,

phase-frequency detector, charge pump, frequency divider,

phase noise, loop filter.

III

目 錄

誌謝…………………………………………………………………………Ⅰ

中文摘要………………………………………………………………….Ⅱ

ABSTRACT.………………………………………………………………Ⅲ

目錄………………………………………………………………………..Ⅳ

圖錄…….………………………………………………………………….Ⅶ

表錄…………………………………………………………………………ⅩⅠ

符號說明…………………………………………………………………..ⅩⅡ

第一章 緒論……………………………………………………………….1

1.1 簡介………………………………………………………………….1

1.2 背景………………………………………………………………….3

第二章 充電幫浦鎖相迴路頻率合成器之原理及設計方法 ....6

2.1 簡介………………………………………………………………….6

2.2 三階 CP-PLL 雜訊及穩定度分析 ...… ….………………….7

2.2.1 三階 CP-PLL 相位雜訊分析……………………………..7

2.2.2 三階 CP-PLL 之 Discrete-Time 穩定度分析 ...…….11

2.2.3 三階 CP-PLL 之濾波器設計……………………………18

2.3 四階 CP-PLL 雜訊及穩定度分析….…………..……..….22

IV

2.3.1 四階 CP-PLL 相位雜訊分析…………………………..22

2.3.2 四階 CP-PLL 之 Discrete-Time 穩定度分析………25

2.3.3 四階 CP-PLL 之濾波器設計…………………………32

第三章 電路設計Ⅰ：高速元件…………………………………...38

3.1 新型分數倍 (FRACTIONAL-N)除頻器的設計……………..38

3.1.1 傳統的 Pulse Swallow 除頻器架構原理………….…39

3.1.2 新型的分數倍雙模預除器設計 .……….…………….40

3.1.3 預除器電路結構………………………………………….43

3.1.4 預除器電路設計………………………………………….43

3.1.5 預除器模擬結果………………………………………….45

3.1.6 可程式計數器電路設計………………………………..47

3.2 壓控振盪器之設計…………………………………………….49

3.2.1 五環路 VCO 架構………………………………………..50

3.2.2 延遲電路……………………………………………..…….51

3.2.3 電壓對電流轉換電路……………………………………52

3.2.4 壓控振盪器模擬結果………………………..………….53

第四章 電路設計Ⅱ：鎖相迴路相關電路元件之設計……….55

4.1 鎖相迴路之架構………………………………………………..55

4.2 相位 -頻率偵測器之設計……………………………………..56

4.3 充電幫浦與迴路濾波器之設計…………………………….59

V

4.3.1 充電幫浦……………………………………………………59

4.3.2 運算放大器…………………………………………………60

4.3.3 迴路濾波器………………………………………………..63

4.3.4 模擬結果…………….……………………………………..63

第五章 系統模擬與實驗結果……………………………………….65

5.1 系統模擬…………………….………………………………….65

5.2 三階系統模擬………………………………………………….65

5.3 四階系統模擬………………………………………………….70

5.4 實驗結果……….……………………………………………….75

第六章 結論………………………….………………………………..81

附錄…………………………………………………………………………82

參考文獻………………………………………………………………….92

簡歷……………………………………………………………………….95

VI

圖 錄

圖 1.1 傳接器前後級方塊圖………………………………………...1

圖 1.2 以累加器做脈衝調變之分數式頻率合成器方塊圖 ..…4

圖 1.3 Fractional-N 頻率合成器頻譜圖………………….….….5

圖 1.4 二階Δ -Σ調變器……….………………………………...…5

圖 2.1 三階充電幫浦鎖相迴路方塊圖…….………………...…7

圖 2.2 三階 CP-PLL 線性模型…………………………………….8

圖 2.3 三階濾波器電路圖…………….………….…………………11

圖 2.4 頻寬及穩定度對 C1/C2 曲線………….…………………19

圖 2.5 頻寬及穩定度對 R1C1 曲線………………………………20

圖 2.6 頻寬及穩定度對 Kvco 曲線…………………….…….……20

圖 2.7 頻寬及穩定度對 N 曲線……………………………………21

圖 2.8 四階充電幫浦鎖相迴路方塊圖…….………………….…23

圖 2.9 四階充電浦鎖相迴路線性模型……………..……………23

圖 2.10 四階濾波器電路圖……………………….………………..25

圖 2.11 頻寬及穩定度對 C1/C2 曲線……………………………33

圖 2.12 頻寬及穩定度對 C3/C2 曲線……………………………33

圖 2.13 頻寬及穩定度對 R1C1 曲線…………….………………34

圖 2.14 頻寬及穩定度對 R3C3 曲線…………….………………34

VII

圖 2.15 頻寬及穩定度對 Kvco曲線…………………….…….……35

圖 2.16 頻寬及穩定度對 N 曲線……………………………………35

圖 3.1 Pulse swallow 除頻器方塊圖………………………………39

圖 3.2 1/4+1/8 時脈圖……………………………………………….42

圖 3.3 預除器電路圖………………………………………………….43

圖 3.4 高速差動 D 型正反器電路圖……….……………………44

圖 3.5 Differential to single ended converter……………….45

圖 3.6 TSPC D 型正反器電路圖………………………………..45

圖 3.7 預除器模擬圖……………………………………………….46

圖 3.8 計數器…………………………………………………………47

圖 3.9 資料載入 TSPC-D 型正反器電路圖….……………….48

圖 3.10 單環路振盪器架構……….………………………………49

圖 3.11 五環路差動 VCO 架構………………………………...50

圖 3.12 差動延遲電路圖………………………………………….51

圖 3.13 電壓對電流轉換電路……………………………………52

圖 3 .14 電流 I D 對輸入電壓 V c 關係曲線…………………53

圖 3.15 五環路 VCO 之頻率對輸入電壓關係曲線…………4

圖 4.1 鎖相迴路電路圖………………………………………………56

圖 4.2 理想的 PFD 輸出與相位差之關係…………………….57

圖 4.3 PFD 電路圖……………………………….………………..57

圖 4.4 相位差很小時，無輸出訊號…………………………….58

圖 4.5 輸出脈衝寬度對輸入相位差 (±180o)關係曲線……….58

VIII

圖 4.6 充電幫浦和迴路濾波器電路圖……………………………59

圖 4.7 NMOS/PMOS folded-cascode 運算放大器電路…….61

圖 4.8 運算放大器偏壓電路圖……………………………….….61

圖 4.9 運算放大器頻率響應圖…….…………………………….62

圖 4.10 unit-gain buffer 輸出電壓對輸入電壓關係曲線…….62

圖 4.11 充電幫浦與迴路濾波器充電之模擬……...……………64

圖 4.12 充電幫浦與迴路濾波器放電之模擬…………………...64

圖 5.1 三階閉迴路系統步階響應圖……….……………………..66

圖 5.2 三階閉迴路系統波德圖…..……………………………….67

圖 5.3 Behavior 模擬方塊圖……………………………………….69

圖 5.4 三階鎖相迴路 SIMULINK 模擬結果 .…………………69

圖 5.5 三階鎖相迴路 HSPICE 模擬結果….……….…………70

圖 5.6 四階閉迴路系統步階響應圖………….………….……..72

圖 5.7 四階閉迴路系統波德圖…..…………..………....………72

圖 5.8 四階鎖相迴路 SIMULINK 模擬結果…………………74

圖 5.9 四階鎖相迴路 HSPICE 模擬結果…………….……….74

圖 5.10 Die 影像……………………………………..…………………77

圖 5.11 三階頻率合成器相位雜訊測試結果………...…………78

圖 5.12 四階頻率合成器相位雜訊測試結果……………...……79

圖 B.1 匹配電路…………………………………….…………….……85

圖 B.2 Smith-Chart 匹配圖………………………………………..…86

圖 B.3 晶片內部方塊示意圖………………………………………..89

IX

圖 B.4 開迴路測試電路接線圖………...………………………….90

圖 B.5 閉迴路測試電路接線圖………….………………………...91

X

表 錄

表 3.1 除頻器參數表…………………….…………………………..41

表 5.1 晶片預計規格與實驗結果對照表…...……………...….80

表 B.1 迴路濾波器之參數值………………………………………..87

表 B.2 晶片腳位名稱與腳位功能說明 .……….………………...88

XI

符號說明

vcof ：壓控振盪器之頻率

reff ：參考訊號的頻率

I ：充電幫浦之電流

CV ：壓控振盪器的輸入電壓

1V ：迴路濾波器 上之電壓 1R

iθ ：參考訊號的相位

oθ ：壓控振盪器之相位

1nθ ：壓控振盪器輸入端之雜訊源相位

2nθ ：壓控振盪器輸出端之雜訊源相位

vcoK ：壓控振盪器之增益

N ：除頻器除數

nI ：電晶體的雜訊

XII

第一章 緒論

1. 1 簡介

近年來，由於無線通訊市場的競爭力，驅動無線通訊技

術的提昇、改善產品性能及低功率消耗，使得通訊產品的發

展迅速，因此多通道無線電接收器的整合性要求被提高，如

圖 1.1 為一傳接器的方塊圖，頻率合成器是無線傳接器系統

最關鍵的元件，在此結構中頻率合成器的功能是要依據所選

的通道產生一個精準的載波頻率，合成器的相位雜訊 (phase

noise)、通道切換速度、迴路頻寬、頻率間隔、功率消耗等性

能必須依據無線通訊系統的規格去取捨其各項性能。

LNA

P.A.

RFSynthesizer

IQMOD

IQMOD

IFSynthesizer

IQ

IQ

RF IF

圖 1.1 傳接器前後級方塊圖

1

利用鎖相迴路做頻率合成是最普遍的做法。因為利用鎖

相迴路的方法可以從一個低頻、乾淨的訊號源轉換為一高頻

、高品質、頻率精準的訊號源，在鎖相迴路裡有一個需考量

的因素是迴路頻寬，迴路頻寬的大小關係著鎖相迴路的穩定

時間 (settling time)和相位雜訊，迴路頻寬大，穩定時間短、

減少 VCO 的頻率抖動 (jitter)、但無法有效的抑制從外部輸入

的雜訊，反之，若迴路頻寬小，可有效的抑制從外部輸入的

雜訊、但穩定時間長、VCO 的頻率抖動較大，因此迴路頻寬

的最佳化可得到最好的相位雜訊和穩定時間。頻率調變的方

式是利用改變鎖相迴路的除頻器除數和參考頻率的乘積而達

到不同的輸出頻率，如式子 (1.1-1)

fvco = fre f × N (1.1-1)

其中 fre f為參考頻率，N 為除頻器的除數，若以除以整數

倍 (Integer-N)的除頻器做具有通道間距小的頻率合成器時，

需將參考頻率降低，這樣會造成較差的相位雜訊 [1]，由

(1.1-2)可明顯看出參考頻率越低對 VCO 的相位雜訊影響越大

。

PNvco= PNref + 20log( fvco / fre f ) (1.1-2)

其中 PNref為參考頻率的相位雜訊。

利用可除以分數倍 (Fractional-N)的除頻器可簡單的設計

出較高的參考頻率；較小的頻率間隔；低的相位雜訊。由於

晶片的整合度高，使頻率合成器的成本降低，可廣泛的應用

於消費者產品。

2

本論文將介紹一個新型的分數式鎖相迴路頻率合成器，

以 0.35um CMOS 製 程 ， 設 計 一 振 盪 頻 段 於

(2.162GHz~2.24GHz) 之 頻 率 合 成 器 ， 其 中 通 道 間 距 為

500KHz，電路的設計分為高頻及低頻部分，高頻部分為除頻

器 (Frequency divider)及 VCO，除頻器為一個新型的全數位

分數倍除頻器，其結構是將脈衝調變 (pulse swallow)除頻器的

雙模預除器 (Prescaler)部分加以改良，達到可除以分數倍的除

數，VCO 為差動式五環路 VCO；低頻部分包含相位檢測器

(Phase Frequency Dectector)、充電浦 (Charge pump)和迴路濾

波器 (Loop Filter)，充電浦是利用運算放大器作電壓追隨器使

充電浦的充放電一致，因為考量到製程的誤差及被動元件在

晶片中的誤差率比主動元件高，所佔面積也比較大，因此我

們將迴路濾波器設計在晶片外，藉由調整迴路濾波器的元件

值達到較好的鎖相迴路頻寬及相位雜訊。其中 VCO、充電浦

和迴路濾波器為類比電路，除頻器和相位 -頻率偵測器為數位

電路。

1. 2 背景

分數式(Fractional-N)鎖相迴路頻率合成器的做法是以脈衝調

變 (Pulse Swallow)除頻器的方法做設計，如圖 1.2 為 Fractional-N

鎖 相 迴 路 頻 率 合 成 器 的 方 塊 圖 ， 除 頻 器 部 份 是 以 pulse

swallow 除頻器的結構做設計，由 K bits 累加器、暫存器、

比較器和雙模除頻器所組成，當比較器的值小於 x 時，比較

3

器會輸出一個訊號給雙模除頻器，使雙模除頻器除以 n；當

比較器的值大於 x 時，雙模除頻器除以 n+1，因此可導出總

除數為 (1.2-1)：

)1/(/ +−

+==nf

xKnf

xfKT

vcovcorefcycle

KxKn

ff

ref

vco −+= (1.2-1)

因為由比較器輸出的調變訊號為一個低頻的週期性訊號

，如圖 1.3 所示，在頻譜上離主通道 fre f/K 的頻率上會有鄰近

(close-in)之寄生頻譜 (spurious spectrum)產生。

n / n+1

CompareRegister

PFDfref CP&LF

Accumulator

VCO

x

1K K

xKnN −+=

Output division ratio

fd

fvco

圖 1.2 以累加器做脈衝調變之分數式頻率合成器方塊圖

4

Kfref

Spurious signal

Wanted signal

圖 1.3 Fractional-N 頻率合成器頻譜圖

為了消除這些低頻訊號，文獻 [2]利用 Delta-sigma(ΔΣ )

調變的方法來解決，Delta-sigma(ΔΣ ) 調變是將圖 1.1 的累

加器、暫存器和比較器改成Δ -Σ 調變器，如圖 1.4 為二階

Δ -Σ 調變器方塊圖，此調變器的輸出訊號近似亂數，雖仍

為 週 期 性 ， 但 因 Pseudo random 的 特 性 會 使 spurious

spectrum 被平均於一較寬的頻帶上。目前做 Fractional-N 頻

率合成器仍以Δ -Σ 調變的方法完成或改善調變器電路來達

到較佳的性能 [3],[4],[5]。

K+

_

Σ Σ

D

Σ Σ

DM-1024

+

_ +

+

13 bits

14 bits +1,-1b(t)

圖 1.4 二階Δ -Σ調變器

5

第二章 充電幫浦鎖相迴路頻率合成器之

原理及設計方法

2.1 簡介

當設計無線通訊系統的頻率合成器時需考量頻譜純度

(spectral purity)，頻譜純度是由兩個值來量測：相位雜訊和

寄生頻譜 (spurious spectrum)，相位雜訊被定義為單邊頻帶功

率 (在確定的偏移頻率以 1Hz 的頻寬內 )和總載波功率的比值

，其量測單位為 dBc/Hz。寄生頻譜是鄰近在主通道旁的頻譜

，通常是由相位的變動所造成的，這是我們不想要的，像參

考頻率的寄生頻譜即是。

從 1980 年 Gardner[6]提出充電幫浦鎖相迴路 (CP-PLL)後

，CP-PLL 已被廣泛的應在同步電路中，例如具有迴授的頻

率合成器 [5]和串列時脈回復電路 [7]皆使用 CP-PLL 的方法。

在這些應用中大部份的設計者都以連續時間線性系統的方式

去描述 CP-PLL 系統，但是在 [6]中有提到，CP-PLL 具有非

連續時間、非線性兩種特性，因此，CP-PLL 的穩定度分析

並不像連續非時變的系統來的容易。在下面的章節我們將對

三階和四階的 CP-PLL 系統做相位雜訊、穩定度及過負載的

分析並提供一個 CP-PLL 的設計方法。

6

2.2 三階 CP-PLL 雜訊及穩定度分析

2.2.1 三階 CP-PLL 相位雜訊分析

PFD VCO

θi

1/N

θo

R1

I

C2

I

UP

DN

Vc

V1

C1

圖 2.1 三階充電幫浦鎖相迴路方塊圖

圖 2.1 為 三 階 CP-PLL 方 塊 圖 ， 設 111 CR=τ ,

( )/ CCCCR += 212112τ ，可得

)/1()/1(

22

1

ττ

++

=ssC

sI

Vc

圖 2.2 為三階 CP-PLL 線性化模型，我們在 loop filter 和

VCO 的輸出端各加入雜訊源。

7

θi

1/N

θn2

+

_ π2I

)/1()/1(

22

1

ττ

++ssC

ss

Kvco

θn1

θo

圖 2.2 三階 CP-PLL 線性模型

設22 NC

IKK vco

π= ， (radian/sec2)，可導出轉移函數為：

1223

10

//)/1()(

τττ

θθ

KKssssKNsH

i ++++

==

1223

2

1

01 //

)/1()(

τττ

θθ

KKsssssK

sH vco

nn +++

+==

1223

22

2

02 //

)/1()(ττ

τθθ

KKssssssH

nn +++

+==

因此，

+−−

++−−

+=

12

23

12

23

21

2222 )/1()(

τω

τωω

τω

τωω

τωωKjKjKjKj

NKjH (2.2.1-1)

+−−

++−−

+=

12

23

12

23

22

2222

1)/1()(

τω

τωω

τω

τωω

τωωωKjKjKjKj

KjH vcon (2.2.1-2)

如果 ,/)( 222 ωαωθ =jn

8

+−−

++−−

+=

12

23

12

23

22

22

22

2)/1()(

τω

τωω

τω

τωω

τωαωωαω

KjKjKjKjjHn (2.2.1-3)

其中45

222cn RI ω

α = [9]， )(42mnmpn ggkTI += γ ， cω :振盪頻率，對於短

通道 ，R為VCO延遲元件 (Delay cell)的輸出阻抗。 3/10=γ

很幸運的， (2.2.1-1)-(2.2.1-3)可以從 ∞− 積分到 。使用 [8]

的 (3.112)式：設

∞

dxxhxh

xgPnn

nn

)()()(∫

∞

∞−−

= (2.2.1-4)

其中，

nnn

n

nnn

n

axaxaxhbxbxbxg

+++=+++=

−−

−−

L

L1

10

142

122

0

)()(

比對 (2.2.1-1)至 (2.2.1-4)，可很容易找出所有對應之多項式係

數，當 (2.2.1-1)至 (2.2.1-3)之分母的根落於 ω平面之上半面時

(即 之極點落在 S平面之左半面 )， [8]整理出 )(),(),( SHSHSH 21 nn

n

nn

MajP

∆=

0

π , 其中

n

n

a

aaaaaaaa

LMOOOMMOOOMMOOOM

LLL

000

0000

31

420

531

=∆ 和

n

n

n

a

aaaaa

bbbb

M

LMOOOMMOOOMMOOOM

LLL

000

000

31

420

1210 −

=

9

1.10

01 aa

bjP π=

2.10

2

100

2 aaa

babjP

+−= π

3.)( 21300

3

2101002

3 aaaaaa

baababajP

−

−+−= π (2.2.1-5)

4.)(

)()(

321421

2300

21304

3021013032410

4 aaaaaaaa

aaaaa

babaabaaaaaabjP

−+

−++−+−= π (2.2.1-6)

因此，使用 (2.2.1-5)，可算出下面的積分式子：

++=∫

∞

11

1212

0

2 /122

)(CR

CCNRIKNdjH vco

ππωω (2.2.1-7)

21)( 21

22

1

2

1

2

0

21

CRKCC

IRNKdjH vcovco

nππωω +

+=∫

∞

(2.2.1-8)

21)( 21

2

1

2

1

2

02

22

CRCC

KIRNdjH

vcon

πααπωωαω +

+=∫

∞

(2.2.1-9)

從 (2.2.1-9)中可算出一組較佳的濾波器值以減少VCO的雜訊

10

2.2.2 三階 CP-PLL 之 Discrete-Time 穩定度分析

R1C2

Vc

V1

C1

圖 2.3 二階迴路濾波器電路圖

假設 CP-PLL 頻率合成器參考訊號源的大小、頻率和相

位非常穩定，VCO 的增益為 Kvco，設週期為 T，參考訊號的

相位為θ i，VCO 的輸出相位為θo，相位差為θe=θ i─θo/N。如果

開關 ON 的時間為∆T，

設 iT ωπ /2= ，211 CCR

I=λ ， 111 CR=τ ，

21

2112 CC

CCR+

=τ ， [ ]TTn n

e121 −∆

=−πθ 　

， [ ] [ ] [( )1−neθ ]1 −nθ sgn1 =

−−N

osgn= niθβ ，故

πθβ

21 =∆ −T en

nT ， [ ]1−

[ ] [ ] πθθ 21 +−= nn ii

[ ] [ ] ∫ −+−=

nT

Tn cvcooo dttvKnn)1(

)(1θθ (2.2.2-1)

為了方便推導，我們將原點時間座標從 (n-1)T位移至 0，而且

讓 ，所以在時間TT ∆=∆ Ttn−1 內的微分方程式為 ∆≤≤0

11

dtdvC

dtdvCI c

21

1 +=β

因為 11

111

11 vdtdvv

dtdvCRvc +=+= τ ，所以

Ttfordt

vddtdv

∆≤≤+= 0121

21

2

　　　τ

λβ

當 時 TtT ≤≤∆

21

21

2

10dt

vddtdv

+=τ

因此我們可以寫成

11

1

1

221

2

,00,1

vdtdvv

TtTTt

dtdv

dtvd

c +=

≤≤∆∆≤≤

=+

τ

λβτ 　　

　　

給兩個初始條件： ]1[)0( 11 −= nvv 及 ]1[)0( −= nvv cc 。首先解 可

得到

)(1 tv

≤≤∆+

∆≤≤++=

∆−−

−

TtTkek

Tttkektv

Tt

t

　　

　　

,

0,)(

4

)(

3

2211

2

2

τ

τ λβτ (2.2.2-2)

而且 。因為在[ ] 211 1 kknv +=− Tt ∆= 時， 必須為連續，所以

我們有一個邊界條件： 。接著解

微分方程式

)(1 tv

k ++ 2 Tk 23 ekk = −14

T ∆+ ∆ λβττ/ 2

)(tvc

12

( )

<≤∆+

−

∆<≤+++

−

=∆−−

−

TtTkek

Tttkektv

Tt

t

c

　　　　　

　　

,1

0,1)(

4

)(

2

13

1222

11

2

2

τ

τ

ττ

τλβτττ

(2.2.2-3)

而且 [ ] λβττττ 212211 )/1(1 ++−=− kknvc 。因為在 Tt ∆= 時， vc(t)必

須為連續，所以我們有一個邊界條件：

)()/1()/1( 122/

21142132 τλβτττττ τ +∆++−=+− ∆− Tkekkk T

所以，從上面兩個邊界條件，可得

λβττ 22

/13

2 −= ∆− Tekk

)( 2224 Tkk ∆++= τλβτ

另外，從兩個初始條件可得

[ ] [ ]( ) λβτττ 2

211

21 11 +−−−

−= nvnvk c

[ ] [ ] λβτττ

ττ 2

21

21

1

22 111 −−+−

−= nvnvk c

[ ] [ ]( ) λβτλβττττ τ 2

22111

23 112 −−−−−

−=

∆−

nvnvek c

T

[ ] [ ] ( )Tnvnvk c ∆++−−+−

−= 22

22

1

21

1

24 111 τλβτλβτ

ττ

ττ

13

因此，我們可計算輸出相位θo[n]

[ ] [ ] ( ) ( ) ( )[ ]{ 22 /)(3

/1120 111 ττττθθ TTT

vcoo ekekKnn ∆−−∆− −+−−+−=

( )

∆−+∆++∆

+ TTkTkT4212

22 )(

2λβττβλτ

[ ] ( ) ( ) ( )[ ]{ 22 /)(22

/112 111 ττ λβτττθ TTT

vcoo eekKn ∆−−∆− −+−−+−=

( ) ([ ]

∆−++∆+∆

−+ TTTTTTk 212

22

2 2ττλβτβλτ )

[ ] ( )

[ ]

[ ] [ ]121

1

21

2

21

2

212

22

−

+

−

−

+−+−=

−−

nTn

eeTKn e

e

nT

vcoo

eT

θπθ

τ

πττλτθ

πτθ

τ

[ ]111 121

2 2 −

−−

−+

−

nveTKT

vcoττ

ττ

[ ]1111

22

1

2 2 −

+

−

−+

−

nvTeK c

T

vco τττ

ττ τ

設 [ ] Tne /21 2πτθ <<− ，因為

[ ] [ ]2

21

21

12

πτθπτ

θ−

+≈−

nTe e

nT e

因此，

14

[ ] [ ] ( ) [ ]112

1 212 2

−

+−

−+−≈

−

nTeTKnn evco

oo

T

θττπλτθθ

τ

[ ]111 121

2 2 −

−−

−+

−

nveTkT

vcoττ

ττ

[ ]1111

22

1

2 2 −

+

−

−+

−

nvTek c

T

vco τττ

ττ τ

令

( )

+−

−=

−

TeTPT

212 212

ττπλτ τ

−−

−=

−

211 21

2 ττττ

T

eTQ

+

−

−=

−

1

22

1

2 211τττ

ττ τ TeZ

T

故

[ ] [ ] [ ]N

nnn oie

θθθ −=

[ ] [ ] [ ] [ ] [ ]( )111121 1 −+−+−−−

−+−≈ nZvnQvnPN

KNnn ce

vcooi θθπθ

15

[ ] [ ] [ ] πθ 21111 1 +−−−−−

−= nv

NZKnv

NQKn

NPK

cvcovco

evco

另外兩個差分方程式為

[ ][ ] ( )( )

[ ] [ ]11

12

22 2/1222

1 −

−−

+=−

−

nneeTnv e

e

nT e

T

θθ

λτπλτ πτθτ

( ) [ ] ( ) [ ]11112

2/

1

21

1

/21 −−+−

−−+ −

−

nvenvec

TT

ττ

ττ

τττ

( ) [ ] ( ) [ ] ( ) [ ]1111112

22

2 /

1

21

1

/21/2 −−+−

−−+−−≈ −

−− nvenveneT

cT

T

eT τ

ττ

ττ

τττθ

πλτ

[ ] ( ) [ ] ( )( )[ ] [ ]1

11

2

22 2/11222 −

−−−

+=−

−

nn

eeTnv ee

nT

c

e

T

θθ

ττλτπλτ πτθτ

( ) [ ] ( ) [ ]1111)(1

/1

/2

11

/21

222

−+−

+−−−

+−−−

nveenvec

TTT

τττ

τττ τττ

( )[ ] [ ]12

1 22 /1

/2 −

+−≈

−−

neeTe

TT

θπ

ττλ ττ

( ) [ ] ( ) [ ]1111)(

1

/1

/2

11

/21

222

−+−

+−−−

+−−−

nveenvec

TTT

τττ

τττ τττ

用矩陣表示為

16

[ ][ ][ ]

[ ][ ][ ]

+

−−−

Α≈

00

2

111

131

πθθ

nvnvn

nvnvn

c

e

c

e

(2.2.2-4)

其中

( ) ( ) ( )( )[ ] ( ) ( )

+−−−+−

−−−

−

−−−

=Α

−−−−−

−−

−

1

/1

/2

1

/21

/1

/2

/

1

2

1

/21/2

3

22222

22

2

11)(2

1

1112

1

τττ

τττ

πττλ

ττ

τττ

πλτ

τττττ

ττ

τ

TTTTT

TT

T

vcovcovco

eeeeeT

eeeTN

ZKN

QKN

PK

應用 Jury test的方法找出A3的穩定條件，可導出

( )

−

+

+

<2

4

2sinh

2cosh)(

21

2

21

221

1T

ITKCCN

TC

TCCR

vco

π

τ

τ (2.2.2-5)

當N=1時，此不等式與Gardner[6]之結果等效。因為 ，

所以

01 >R

πNITKCC vco

8

2

21 >+ (2.2.2-6)

如果VCO的轉換特性曲線為 ，單位為 (Hz/V)，而充電幫

浦的電流為一個常數 I，則 的電壓範圍為

)( cvG

cv ( )VV ,

1 TNGvv −==

HL

Tt

，當PLL平

衡時， ，從 (2.2.2-3)在)/(1 c ∆<≤0 的方程式中

，可找出不會過負載的條件為

17

( )( )( ) HonT

L VTeTNGV on <+−−+< −− 2/212

1 1)/( τττλβτ

當 2τ<<onT 時，可近似為

Hon

L VCITTNGV <+< −

2

1 )/( β

則C2的條件為

−−

> −−L

on

H

on

VTNGIT

TNGVITC

)/(,

)/(max 112 (2.2.2-7)

此外，如果Ton不是很小，則 T 不能忽略，當方程式 (2.2.2-2)(

)的指數函數被以級數展開時，可導出

2on

Tt ∆<≤0

−−

> −−L

on

H

on

VTNGCIT

TNGVCIT

)/()2/(,

)/()2/(max 1

22

12

2

1τ (2.2.2-8)

因此，不等式 (2.2.2-6)和 (2.2.2-7)界定 C1 和 C2的範圍，

由不等式 (2.2.2-5)和 (2.2.2-8)可界定 的範圍。 1R

2.2.3 三階 CP-PLL 之濾波器設計

整個 CP-PLL 系統的頻寬及穩定度會受濾波器、VCO 的

增益及除頻器的除數所影響，下面我們以幾張圖來討論，當

這些值改變時對於系統的頻寬及穩定度所造成的影響。圖

2.4 為 C1/C2對頻寬及穩定度 (矩陣 A3特徵值的絕對值 )的曲線

18

，圖中可看出 C1 需大於 C2 5 倍以上較為理想；圖 2.5 是當

C1/C2=12，R1C1 變化時對頻寬及穩定度的影響，此參數的選

擇必需在寬頻和穩定度之間做取捨；圖 2.6 是當 Kvco 變化時

的曲線，Kvco 和頻寬成正比，但 Kvco 太小時穩定度會較差；

圖 2.7 是除頻器除數變化時的曲線，N 變大會使頻寬和穩定

度都變差。

圖 2.4 頻寬及穩定度對 C1/C2曲線

19

圖 2.5 頻寬及穩定度對 1τ 曲線 ( )12/ 21 =CC

圖 2.6 頻寬及穩定度對 Kvco曲線

20

圖 2.7 頻寬及穩定度對 N 曲線

以下我們提供一個設計步驟來找出較佳的濾波器參數值：

1. 先決定 PLL 系統開迴路單一增益頻寬 ( pω )及 phase

margin( )，通常頻寬會小於參考頻率的 1/10。 pΦ

2. 以 [10]的結果計算出 C2，C1，R1的值。

( )( )2

2

2

1

21

22 1

12 τω

τωπωτ

τ

p

p

p

vco

NIKC

++

⋅= (2.2.3-1)

−= 1

2

121 ττCC (2.2.3-2)

21

1

11 C

R τ= (2.2.3-3)

其中

22111

1τω

τp

CR ==

p

pp

CCCCR

ωτ

Φ−Φ=

+=

tansec

21

2112

3. 利用 Matlab 或其它軟體畫出類似圖 2.4~圖 2.7 的曲線，

檢查這組濾波器值是否為較佳的值。

4. 求得濾波器值之後，再用 2.2.2 節的穩定及不會過負載條

件做最後的檢查。

2.3 四階 CP-PLL 雜訊及穩定度分析

2.3.1 四階 CP-PLL 相位雜訊分析

22

PFD VCO

θi

1/N

θo

I

C2

VC

C3

R3

I

UP

DN

V2

R1

C1

V1

圖 2.8 四階 CP-PLL 方塊圖

圖 2.8 為 四 階 CP-PLL 方 塊 圖 設 ,111 CR=τ 333 CR=τ ,

, , 且233 / CCb = / CCb = 211 13 ， ττ <<

)s(ZC

sbbsbbs

C/s

IV

23

31

312

1

1

3

33

23

1

c 1111

1

τττττ

ττ

=++

+

++

++

+

=

圖 2.9 為四階充電浦鎖相迴路線性化模型

θi

1/N

θn2

+

_ π2I

)(1

23

sZCτ s

Kvco

θn1

θo

圖 2.9 四階充電浦鎖相迴路線性模型

23

設22 NC

IKK vco

π= ，可導出轉移函數為：

1

2

1

313

1

133

43

1

111

1

τττττ

τKKssbbs)b(bs

sNK

θθ)s(H

i

o

++++

+

++++

+

==

1

2

1

313

1

133

43

1

312

1

133

33

11 111

111

τττττ

ττττ

KKssbbs)b(bs

sbbs)b(bsK

θθ)s(H

vco

n

on

++++

+

++++

+++

++++

==

1

2

1

313

1

133

43

1

312

1

133

33

22 111

111

τττττ

ττττ

KKssbbs)b(bs

sbbs)b(bss

θθ)s(H

n

on

++++

+

++++

+++

++++

==

因此，使用 (2.2.1-6)，可算出下面的積分式子：

[ ]( )

( )

+++−

+−

++++++

++

=

−

+−

+++

−

++

++++

+++

=

∫∞

)()(212

)()()(2

)(

)1()1(12

1)1(11)1(1

)(

21333211

23331

31

1

233111

32121333211

3332131

212

321

13

1

1

1

133

31

31

1

133

11

133

2

0

2

CCCRCCCRNCCRCIRK

CCCRCRC

CCCCCCRCCCRN

CRCCRCIRKN

Kbbbb

KbbbbKbbN

djH

vco

vco

π

ππ

ττ

τττ

τ

τττ

τττ

τπ

ωω

(2.3.1-1)

為了避免不適當的結果，我們必需使

( ))()(21

21333211

2332

131

1

23311 CCCRCCCRN

CCRCIRKCCCRCR vco

++++

+>

π (2.3.1-2)

24

( ))()(21

)()()(

2)(

1)1(12

111)1(1

)(

21333211

23331

31

1

233111

3321333211

23311

2321

21

211

23212

21

1

31

1

1

133

31

31

2

31

31

1

1

3

3

31

133

23

0

21

CCCRCCCRNCCRCIRK

CCCRCRC

CRCCCRCCCR

CRCRCCCRN

CRKI

CCCKN

KbbbbK

bbKbbbbKbbK

djH

vco

vcovco

vco

n

+++−

+−

+

+++++

+++

=

−

+−

+++

++

−

+++

+

+

+++

=

∫∞

π

ππ

τττττ

τττττττττ

πτ

ωω

(2.3.1-3)

( )

+++−

+−

+

+++++

+++

=

−

+−

+++

++

−

+++

+

+

+++

=

∫∞

)()(21

)()()(

2)(

1)1(12

111)1(1

)(

21333211

23331

31

1

233111

3321333211

23311

2321

21

211

23212

21

1

31

1

1

133

31

31

2

31

31

1

1

3

3

31

1333

02

22

CCCRCCCRNCCRCIRK

CCCRCRCK

CRCCCRCCCR

CRCRCCCRN

CRKI

CCCN

KbbbbK

bbKbbbbKbb

djH

vcovco

vco

n

π

παπ

τττττ

τττττττττ

πατ

ωωαω

(2.3.1-4)

2.3.2 四階 CP-PLL 之 Discrete-Time 穩定度分析

R1

C1

C2

VC

C3

R3

V1

V2

圖 2.10 三階濾波器電路圖

25

對於設計頻率合成器，四階迴路是較受歡迎的，若充電

幫浦的電流為 I 則迴路濾波器的的微分方程式為：

uvvv

bbbb

vvv

cc

+

−

−−

−

=

2

1

33

3

3

3

3

1

1

1

1

11

2

1

110

011

ττ

ττττ

ττ

&

&

&

其中在 Tt ∆<≤0 時， u=T

CI

00

2

β；在 TtT <≤∆ 時， u=0，初

始條件為 v1(0)=v1[n-1]， v2(0)=v2[n-1]，且 vc(0)=vc[n-1]。令

( ) ( )( ) ({ }) 21

23

2131131

21

23 11121 ττττ ++−++−+= bbbbbP

( ) ( )11 3113 +++= bbQ ττ

311 bbb ++=

於 時，其解為： Tt ∆<≤0

bCItekekektv

PtPtQt

2

23

22

211

313131)( βττττττ +

++=

−−

26

( ) ( )[ ]

( ) ( )[ ]

−++−+

+++−

−+

+=

−

−

31

31

31

231133

231132

3

2

2

112

11

11

2)()(

ττ

ττ

ττ

ττ

ττ

ττβ

Pt

Pt

Qt

ePbbk

ePbbk

ebC

tIktv

　　　　　

　　　　　

( ) ( )[ ]

( ) ( )[ ]

++−++

−+−+

−−+

+=

−

−

31

31

31

231133

231132

33

2

2

311

11

11

2)()(

ττ

ττ

ττ

ττ

ττ

τττβ

Pt

Pt

Qt

c

ePbbk

ePbbk

be

bCtIktv

　　　　　

　　　　　

在 時，解為： TtT <≤∆

( ) ( ) ( )

++=

∆−∆−−∆−−

313131 26

25

241 )( ττττττ

TtPTtPTtQ

ekekektv

( )

( ) ( )[ ]( )

( ) ( )[ ]( )

−++−+

+++−−=

∆−

∆−−

∆−−

31

3131

231136

231135

3

2

42

11

112

)(

ττ

ττττ

ττ

τττ

TtP

TtPTtQ

ePbbk

ePbbkektv

　　　　　

　

27

( )

( ) ( )[ ]( )

( ) ( )[ ]( )

++−++

−+−+−=

∆−

∆−−

∆−−

31

3131

231136

231135

33

2

4

11

112

)(

ττ

ττττ

ττ

τττ

TtP

TtPTtQ

c

ePbbk

ePbbkb

ektv

　　　　　

　

由三個初始條件可得

3211 ]1[ kkknv ++=−

( ) ( )[ ]

( ) ( )[ ]3

31133

3

31132

2

112

211

211)(]1[

τττ

ττττβ

Pbbk

PbbkbC

tIknv

−++−−

+++−−

++=−

　　　　　

( ) ( )[ ]

( ) ( )[ ]33

31133

33

31132

2

311

211

211)(]1[

τττ

τττττβ

bPbbk

bPbbk

bCtIknvc

++−+−

−+−+−

−++=−

　　　　　

故

[ ] [ ] [ ] ( )2

2

1333332111

)1(111bC

bbIbnvb

bnv

bnvbk ττβ +−

+−

+−

+−

=

28

( ) ( ) ( ) [ ]( ) ( )[ ]

( ) ( )( ) ({

( ) ( )[ ] ( ) }21

2331

2331

231313332

2

3

213313

11

233313

2

111

1122

]1[2

]1[112

12

11

τττ

τττβ

ττ

ττ

bbbb

bbPbbPbC

IbP

nvQPbbP

nvPbbb

nvbP

bbbbPbk

c

+++−−+

+−+−−−−

−

−++−++−

−+−−++

=

　　　

　　　

　　　

)

( ) ( )[ ] ( ) [ ]

( ) ( )( )[ ]

( ) ( )( ) ({

( ) ( )[ ] ( ) }21

2331

2331

231313332

2

3

231313

131

12

3311333

111

1122

]1[2

]1[121

1)1(2

1111

τττ

τττβ

ττ

ττ

bbbb

bbPbbPbC

IbP

nvQPbbP

nvPbbb

nvPbb

bbbbPbk

c

+−+−−−

+++−−−+

−

−+++−+−

−++

++−−−++=

　　　　

　　　

　　　

)

因為 ，( )tv1 ( )tv2 和 需在 t( )tvc T∆= 的時候連續，所以三個邊界

條件為：

bCTIekekek

kkkTvTPTPTQ

2

23

22

21

6541

313131

)(

∆+

++=

++=∆∆∆−∆−

βττττττ　　　 (2.3.2-1)

( ) ( )[ ] ( ) ( )[ ]3

31136

3

3113542 2

112

11)(τττ

τττ PbbkPbbkkTv −++−

−+++−

−=∆

( ) ( )[ ]

( ) ( )[ ] )22.3.2(11

112

)(

31

3131

231133

231132

3

2

2

11

－　　　　　　　　　

　

−++−+

+++−−

+∆+=

∆

∆−

∆−

ττ

ττττ

ττ

τττ

τβ

TP

TPTQ

ePbbk

ePbbkebC

TIk

29

( ) ( )[ ] ( ) ( )[ ]33

31136

33

311354 2

112

11)(τττ

τττ

bPbbk

bPbbkkTvc

++−+−

−+−+−=∆

( ) ( )[ ]

( ) ( )[ ] )32.3.2(11

112

)(

31

3131

231133

231132

33

2

2

311

−

++−++

−+−+−

−+∆+=

∆

∆−

∆−

　　　　　　　　　

　

ττ

ττττ

ττ

τττ

ττβ

TP

TPTQ

ePbbk

ePbbkb

ebC

TIk

故

[ ] [ ] [ ]bC

TInvbCnvCnvbCk c

2

32221124

111 ∆+−+−+−=

β

( ) [ ] ( ) [ ]

( ) ( )[ ] ( )

( )( ) ( ){

( ) ( )[ ] ( ) }21

2331

2331

231313332

2

2)(

2)(

32

13313

11

233313

5

111

112

1

]1[2

]1[2

112

12

11

31

31

τττ

τττ

β

ττ

ττ

ττ

ττ

bbbb

bbPbbPbC

Ie

envbP

QPbnvbP

Pbbb

nvbP

bbbbPbk

QPT

QPT

c

+++−−+

+−+−

−

−

−

−−−

++−++−

−+−−++

=

+∆−

+∆−

　　　

　　　

　　　

　

30

( ) [ ] ( ) [ ]

( ) ( ) ( )

( )( ) ( ){

( ) ( )[ ] ( ) }21

2331

2331

231313332

2

2)(

2)(

32

31313

11

233133

6

111

112

1

]1[2

]1[2

121

12

11

31

31

τττ

τττ

β

ττ

ττ

ττ

ττ

bbbb

bbPbbPbC

Ie

envbP

QPbnvbP

Pbbb

nvbP

bbbbPbk

QpT

QpT

c

+−+−−−

+++−

−

−

−

+−−

+++−+−

−++−++

=

−∆

−∆

　　　　

　　　

　　　

和三階迴路類似的，離散線性動態方程式為

[ ][ ][ ][ ]

[ ][ ][ ][ ]

+

−−−−

=

000

2

1111

2

14

2

1

πθθ

nvnvnvn

A

nvnvnvn

c

e

c

e

(2.3.2-4)

其中

−−−−

=Α

c

c

ccc

e

ce

ce

o

c

ooo

e

vv

vv

vv

v

vv

vv

vv

v

vv

vv

vv

v

vvcovvcovvcovco

cccccccccccc

NcK

NcK

NcK

NcK

21

22

2

2

1

2

11

2

1

1

1

211

4

θ

θ

θ

θθθθθ

在 A4矩陣中的各多項式請參閱附錄 A。此矩陣太複雜故

無法像三階一樣以 Jury test 的方法來找出矩陣的穩定條件，

然而，我們確可以數值方法檢查 A4的特徵值是否在單位圓內

當 PLL 平衡時， ( )TNGvvv c /121

−=== 。在式子 (2.3.2-2)中

，當 夠小時，會和 (2.2.2-7)的不等式一樣有相同的條件，onT

31

此外，若 T 不夠小時， T 不可忽略不計，將 (2.3.2-2)的指數

函數展開可推出

on2

on

3

2

RR

HV −G,

1

1

22 RR

CTon

+< (2.3.2-5)

相同的，式子 (2.3.2-1)和 (2.3.2-3)可推導出

−−

> −L

onon

VTNCIT

TNGCIT

)/()2/(

)/()2/(max, 1

22

12

2

31 ττ (2.3.2-6)

因此，設計者可利用 (2.2.2-7)， (2.3.2-5)和 (2.3.2-6)界定

出 R1,C1,C2,R3 和 C3 之範圍，然而，當所有的 R-C 值被選定

後，設計者必須檢驗 A4所有的特徵值是否在單位圓內，如果

沒有，必須再重選一組值，直到所有的穩定條件都符合。

2.3.3 四階 CP-PLL 之濾波器設計

圖 2.11 至圖 2.16 為四階 CP-PLL 的頻寬及穩定度對

C1/C2、C3/C2、R1C1、R3C3、Kvco 和 N 的曲線，圖 2.11 中可

看出 C1/C2不能太小；在圖 2.12 中，C3/C2要遠小於 1 較為理

想；在圖 2.13 和圖 2.14 中 (C1/C2=12，C3/C2=0.2)，R3C3 似

乎影響不大，R1C1 的選擇必需在寬頻和穩定度中做取捨；在

圖 2.15 中，Kvco和頻寬及穩定度成正比，在圖 2.16 中，N 變

大會使頻寬和穩定度都變差。

32

圖 2.11 頻寬及穩定度對 C1/C2曲線

圖 2.12 頻寬及穩定度對 C3/C2曲線

33

圖 2.13 頻寬及穩定度對 R1C1曲線

圖 2.14 頻寬及穩定度對 R3C3曲線

34

圖 2.15 頻寬及穩定度對 Kvco曲線

圖 2.16 頻寬及穩定度對 N 曲線

35

四階 CP-PLL 的設計步驟與 2.2.3 節的步驟相同，濾波器

的電路圖為圖 2.10，此電路多一組低通濾波器 R3 和 C3，目

的是為了抑制在頻譜上離主通道約參考頻率 f re f的距離附近之

寄生頻譜，在 [10]中定義此低通濾波器的衰減為：

( )[ ]12log20 233 += CRfATTEN refπ (2.3.3-1)

定義時間常數為

333 CR=τ (2.3.3-2)

從 (2.3.3-1)和 (2.3.3-2)中可求得

( )

( )220/

3 2110

ref

ATTEN

fπτ −=

然後利用 [10]的結果可求得 R1、C1和 C2。

( )( )( )2

3

22

2

2

22

1

2

21

22 11

12 τωτω

τωπωτ

τ

cc

c

c

vco

NIKC

+++

⋅= (2.3.3-3)

其中 ( )( )32

2

1 /1 ττωτ +⋅= c ， 2τ 與三階迴路的 2τ 相同， cω 為新的

開迴路單一增益頻率，公式為，

( )( )

( )( )

−

+Φ++

+×+++Φ

= 1][tan

1tan

232

32

2

32

32

2

32

32

ττττττ

ττττττ

ωp

pc

類似三階濾波器，

36

−= 1

2

121 ττCC (2.3.3-4)

1

11 C

R τ= (2.3.3-5)

最後我們要找出R3和C3的值，從 (2.3.3-1)和 (2.3.3-2)中可看出

此兩個元件值是單獨計算的，也可以任意給值，但是有一個

較好的法則是選擇 ，不然，10/23 CC ≤ 3τ 將會影響濾波器主要

的極點，決定C3之後，可用 (2.3.3-2)式算出R3。

37

第三章 電路設計Ⅰ：高速元件

3.1 新型分數倍 (Fractional-N)除頻器的設計

頻率合成器的頻率是由除頻器除完再回授到相頻檢測器

和低頻的參考頻率作比較，合成器的通道選擇是以改變除頻

器的除數而達到不同頻率的輸出，除頻器可分為整數倍、分

數倍除頻器兩種，由 (2.2.1-9)與 (2.3.1-4)式可看出整數倍除頻

器需在通道間距和相位雜訊間作取捨；分數倍除頻器的電路

較為複雜難設計，在頻譜上鄰近主通道附近較容易產生寄生

頻譜，需用額外的電路去解決此問題，但可具有窄的通道間

距及較佳的相位雜訊。三種數位計數器被廣泛的應用在除頻

器上：非同步計數器、同步計數器、雙模計數器，非同步計

數器具有設計最簡單、功率消耗低、工作頻率較高及先天性

的相位不穩定；同步計數器的相位較穩定但功率消耗較高，

對於位元數較多的計數器，時脈的負載高，只能工作於較低

頻；雙模計數器為非同步和同步計數器的組合，可在相位不

穩定和功率消耗間取得平衡點

目前做分數倍除頻器仍以 Delta-sigma(ΔΣ ) 調變的方法

為主，本論文提出一個新的方法去設計分數倍除頻器，其方

法是將傳統的 pulse swallow 除頻器加以改良，讓除頻器的除

數為分數倍，用此方法設計除頻器具有電路簡單、全數位電

38

路、在鄰近主通道附近可減少寄生頻譜等優點。

3.1.1 傳統的 Pulse Swallow 除頻器架構原理

圖 3.1 是傳統 Pulse swallow 除頻器方塊圖，其中預除器

(Prescaler)為雙模計數器，計數器 A 和 M 為可程式化計數器

，計數器 A 的值必須小於 M，當 Reset 動作時計數器 A 和 M

會從設定的值重新計數，計數器 A 會送一訊號至預除器改變

除數為 n+1，RF 的訊號先經由預除器除以 n+1 後再送給計

數器 A 和 M 當時脈訊號，因為 A 小於 M 所以 A 會先數完再

送一個訊號至預除器改變除數為 n，直到計數器 M 數完再送

一個 Reset 的訊號重複之前的動作，因此整個除頻器除數為

(3.1-1)，此除數 N 為整數。

N=(n+1)A+n(M-A)=nM+A (3.1-1)

/(n+1)

or /n

Reset Reset

Prog. Counter M

Prog. Counter A

Control input p

RF Input

Dual modulus Prescaler

Output division ratio

N = (n+1)A+n(M-A) = nM+A

/A /M

Channel Select

IF Output

圖 3.1 Pulse swallow 除頻器方塊圖

39

3.1.2 新型的分數倍雙模預除器設計

本論文提出一個的新型分數倍預除器結構，以圖 3.1 的

結構為基礎將預除器部分改為除以 (n+1)/D 和 n/D，代入

(3.1-1)式可得總除數為 (3.1-2)。

DAMnN +

= (3.1-2)

下面是預除器的理論推導過程：

(1) nD

設nD為一真分數則可寫成

YDXn += , 其中 DY ≤≤0

DY)D(Xn −++= 1

11

)1(

+=

+−

+XXn

DYnD

( )111

+−

++

=Xn

YDXn

D (3.1-3)

如果令 3,1 ==− XYD 　　 ，則

4

141

nnD

×+= (3.1-4)

40

(2) 1+n

D

跟nD的推導方式一樣可求得 (3.1-4)：

11

1 +=

+ XnD (3.1-5)

因為X=3,所以

41

1=

+nD (3.1-6)

(3) 決定參數

參數的決定必須考慮到硬體電路的設計困難度，及

符合目前的系統規格，表 3.1 是根據藍芽通訊規格所決

定的各參數值。

參考頻率 fre f 8.125MHz

通道間距 fre f /D 500KHz

分母 D 16.25

分子 n 64

計數器 M 68~71

計數器 A 0~63

表 3.1 除頻器參數表

41

將表 3.1 的值代入 (3.1-4)和 (3.1-6)可得到

6441

41

×+=

nD (3.1-7)

41

1=

+nD (3.1-8)

因為 (3.1-7)和 (3.1-8)的分母都為 2 的冪次方，所以對硬

體電路的設計會比較簡單，只要用除以 2 的電路串接即可，

(3.1-7)中的 1/4+1/256 需將除以 256 的訊號和除以 4 的訊號

相差 90 度再做互斥或 (XOR)的邏輯運算即可，以 1/4+1/8 為

例，如圖 3.2 所示，將除以 4 和除以 8 的訊號相差 90o 後做

XOR 即可得 3/8 的訊號：

1 2 3

1

21

8

clk

/4

/8

/(8/3)

/4 XOR /8 圖 3.2 1/4+1/8 時脈圖

42

3.1.3 預除器電路結構

TSPC_DFF/2

CK

D Q

_Q

CVSL_DFF/2CK

___CK

D Q

_Q

fvco__fvco

TSPC_DFF

SHIFTCK

D Q

_Q

Delay

A Q

_Q

_A

TSPC_DFFHOLD

CK

D Q

_Q

p

TSPC_DFF/32

Q

_Q

CK

mclk

d128

d4

d2

hold

__d2

d256

SE__CK

CK O

SE__CK

CK O

圖 3.3 預除器電路圖

圖 3.3 為分數倍預除器的電路圖，VCO 的兩組正反輸出

訊號經由一個高速差動 D 型正反器 (CVSL_DFF)和兩組

Differential to Single ended converter 電路後，分為上下兩組

路徑再經由 XOR 做輸出給計數器，上面的路徑為除以 4，由

一個 TSPC(True Single Phase Clock)-D 型正反器 [11]做除以 2

即得到除以 4；下面的路徑為除以 256，其中 SHIFT 正反器

是要將 d128 的訊號落後除以 4 的 90 o，此落後訊號再經由一

個 HOLD 正反器和 XNOR 後成為除以 256 的訊號，其中 p 是

A 計數器的輸出，當 p 為 ’0’時則 d256 反相，預除器的除數

為 256/65；當 p 為 ’1’時則 d256 的狀態維持不變，則預除器

的除數為 4，其中 Delay 電路是為了確保 d4 的訊號和 d256

相位差 90 o。

3.1.4 預除器電路設計

43

(1) 高速差動 D 型正反器

圖 3.3 的第一個除以 2 的電路是要將 VCO 的頻率先除以

2，此正反器採用差動電路的目的是要使除以 2 和除以 2 的反

相訊號能完全相差 180o，使後級電路能同步，圖 3.4 為高速

差動 D 型正反器電路圖，其結構是以兩個獨立的 cross

couple D 型正反器連接而成。

圖 3.4 高速差動 D 型正反器電路圖

(2) TSPC D 型正反器

由於訊號此時仍是差動的，由 Differential to single

ended 電路可消除一些共模雜訊，於是我們先將其輸出訊號

以 Differential to single ended 的電路 (圖 3.5)做轉換再送給高

速 TSPC-D 型正反器 (圖 3.6)當時脈輸入，此正反器只需提供

單一相位的輸入時脈訊號就可以正常工作，電路架構簡單、

較適合高的工作頻率，因為此電路是利用 MOS 的寄生電容來

44

儲存資料，若工作於較低頻可能會導致資料錯誤

圖 3.5 Differential to single ended converter.

圖 3.6 TSPC D 型正反器電路圖

3.1.5 預除器模擬結果

圖 3.7 為預除器模擬結果， (a)， (b)分別為除以 256 的訊

號在上升邊緣和下降邊緣時的時脈圖，而且在上升邊緣或下

降邊緣都會與除以 4 的訊號相差 90o，除以 256/65 的訊號是

45

經過 XOR 運算後得到的時脈圖。

÷256/65

÷256

CLK

÷4

(a)

÷256/65

÷256

CLK

÷4

(b)

圖 3.7 預除器模擬圖 (a)÷256 falling edge(b)÷256 rising edge

46

3.1.6 可程式計數器電路設計

圖 3.8(a),(b)為可程式計數器電路圖，由於兩個計數器所

需的位元數分別為 6 和 7，所以我們採用 [12]非同步下數計數

器做設計，可減少功率消耗及有較高的工作頻率，對於要使

計數器在數完時有一個快速的輸出變化，使用多個雙輸入的

邏輯閘串接的速度會比少個多輸入的邏輯閘快，因此在兩個

計數器皆使用多個雙輸入的邏輯閘，在圖 3.8(b)中，多了一

個正反器是為了讓計數的最後一個狀態持續，使計數值正確

。

(a)

(b)

圖 3.8 計數器 (a)A 計數器 (b)M 計數器

47

兩個計數器的正反器都採用可載入資料的 TSPC-D 型正

反器電路 (圖 3.9)，此電路是在圖 3.6 中加入 8 顆 MOS，讓資

料可以載入正反器中，當 rs 為 ’0’時，則 Q 的值為 m(由外部

給的資料 )，因此即可改變計數器的初始值。

圖 3.9 資料載入 TSPC-D 型正反器電路圖

48

3.2 壓控振盪器之設計

VCO 是一種電壓對頻率的轉換器，就是振盪頻率 fvco 受

到電壓 Vc 的控制，常被用來設計 VCO 的電路有 LC 振盪器 (LC

Tank Oscillator)和環路振盪器 (Ring Oscillator)兩種，要將 LC 振

盪器的電感整合於 IC 中會有三個主要問題：電感在 IC 中佔用太

大的面積、電感的參數很難由 IC 製程精確控制及因為電路很小

，在 IC 中電感之線寬勢必不寬，因而影響電感之 Q 值。因此在

VLSI 電路中使用環路振盪器為另一種 VCO 的選擇。

圖 3.10 單環路振盪器架構

圖 3.10 是一個單環路振盪器，它是由奇數個反相器組成

，其振盪頻率可用 (3.2-1)表示

pvco nT

fτ211

== (3.2-1)

其中 pτ 是反相器的延遲時間， n 是反相器的個數，且 n 必須

是奇數，所以我們也可以稱反相器為延遲元件 (delay cell)，

控制振盪頻率的快慢是由延遲元件的延遲時間來決定，延遲

時間的長短是隨著電晶體的電阻及寄生電容的乘積 (RC 時間

常數 )改變而不同，藉由改變電晶體的汲極電流 (ID)，會有不

49

同的電阻，因此就會得到不同的振盪頻率。但是這樣的單環

路振盪器在工作時，電晶體上流通的電流會有雜訊，包含熱

雜訊、 1/f 雜訊、 shot noise 等。因此若每一個延遲元件都出

現雜訊，則 n 個延遲元件產生的雜訊加成起來就很可觀了

3.2.1 五環路 VCO 架構

在數位類比混合晶片中，由數位電路所產生的雜訊會經

由電源線進入 VCO 電路，使 VCO 相位雜訊增大。有許多論

文提出一些方法來改善 VCO 的相位雜訊 [13~15]。

圖 3.11 五環路差動 VCO 架構

50

我們的 VCO 設計是採用 [15]所提出的一個新型五環路振

盪器的架構，此架構約可改善 7dBc/Hz 的相位雜訊，圖 3.11

為五環路差動 VCO 的架構，是由三組相位差 120o 的水平環

路和兩組垂直環路做交互鎖定，延遲元件是以差動電路做設

計，差動電路對於共模雜訊有良好的抑制能力，尤其是來自

電源的低頻雜訊。

3.2.2 延遲電路

圖 3.12 是差動延遲電路，此電路為一個基本的差動對，

MP1 和 MP2 為負載，MN3 和 MN4 為差動輸入對，MN5 為

設計共模電壓準位的電流源，在設計共模電壓時應盡量使

MN5 工作在飽和區，因為電晶體在飽和區時的阻抗 (從汲極

到源極 )較大，對於電源地線上的雜訊有較好的抑制力。

VG

Vi + Vi -

Bias

MP1 MP2

MN3 MN4

MN5

VO -VO +

圖 3.12 差動延遲電路圖

51

3.2.3 電壓對電流轉換電路

在前面提到環路振盪器的振盪頻率是藉由電流的改變來

控制，為了配合電路的需求及使頻率對控制電壓曲線更線性

，我們需加入一個電壓對電流轉換電路 (圖 3.13)，其中電阻

RC 的功用是考慮到製程變動而做為調整電流用，此電阻須設

計於晶片外以利變換電阻值來使頻率落於我們要的範圍。

VG

VcIs Ic

IDRc

M1

M2 M3

圖 3.13 電壓對電流轉換電路

此電路是採電流鏡的原理做設計，其中 Is 為固定的電流

源， Ic由輸入電壓 Vc做控制， ID為輸出，此三者的關係為：

csD III +=

當 Vc=0 時，M3 關閉，VG 為高電位， Ic=0， ID1=Is。若 Vc

稍高於 VTn 時，M3 在飽和區， Ic>0，所以 ID2=Is+Ic>ID1。

若 Vc愈來愈大，而 M3 仍在飽和區， ID會以相同的斜率隨 Vc

的增加而增加。若 Vc 持續增加，但 M3 在線性區， ID 會以較

52

低的斜率增加。因此若要改變斜率只要改變 M3 的長寬比即

可，圖 3.14 為 HSPICE 軟體模擬的電流對電壓轉換曲線圖。

圖 3.14 電流 ID對輸入電壓 Vc關係曲線

3.2.4 壓控振盪器模擬結果

將圖 3.12 和圖 3.13 的 VG 相接後再組合成圖 3.11，對

TSMC 0.35um SPICE 五個模型 (TT,FF,SS,FS,SF)做頻率對輸

入電壓模擬，改變不同的電阻值使每個模組之頻率範圍正確

53

，圖 3.15 為五組頻率對輸入電壓關係曲線由這些曲線計算出

頻率對電壓的增益 Kv(MHz/V)。

圖 3.15 五環路 VCO 之頻率對輸入電壓關係曲線

54

第四章 電路設計Ⅱ：鎖相迴路相關電路

元件之設計

4.1 鎖相迴路之架構

圖 4.1 為本論文之鎖相迴路電路圖，包含有相位 -頻率偵

測器、充電幫浦、迴路濾波器、五環路 VCO、低雜訊放大器

、分數式除頻器， fre f 為一低頻參考訊號，和除頻器的輸出 fd

做比較後產生一誤差 (超前或落後 )訊號給充電幫浦對濾波器

做充電或放電後產生低頻的控制電壓改變 VCO 的振盪頻率再

送至除頻器做降頻動作再迴授給 PFD，藉由這些動作到達一

個穩定的頻率輸出。在本章我們會介紹相位 -頻率偵測器、充

電幫浦、迴路濾波器的設計。

55

Up

DownVCO

相位-頻率偵測器

fvco

frefUp

___Up

____Down Down

1~3階

充電幫浦

迴路濾波器 五環路壓控振盪器

DAMnN +

=

分數式除頻器

fdLNA

fout

低雜訊放大器

圖 4.1 鎖相迴路電路圖

4.2 相位 -頻率偵測器之設計

相位 -頻率偵測器 (Phase Frequency Detector)的功能是比

較兩組訊號的相位差異，在圖 4.1 中，Θ i 是給定的參考頻率

fre f 的相位，Θ o 是除頻器的輸出訊號 fd 的相位，兩者的相位

差為Θ e=Θ i-Θ o。若輸出以脈衝寬度表示，單位為 rad，則

Θ e 和輸出的理想關係曲線如圖 4.2 所示，Θ e 在±2π之間時

，輸出為非常線性的直線，當Θ e>0，Θ i 相位領先Θ o 時，

PFD 輸出為 Up 之脈衝；若Θ e<0，Θ i相位落後Θ o時，PFD

輸出為 Down 之脈衝；而當Θ e 等於±2nπ，Θ i 和Θ o 相位相

等時，則 PFD 沒有輸出。所以我們稱此 PFD 為「三態」PFD

。

56

2π 4π 6π-2π-4π-6π

out

Θe

圖 4.2 理想的 PFD 輸出與相位差之關係

圖 4.3 是 PFD 的電路圖 [16]，此電路是由邏輯閘組合而

成，由於不同輸入數的邏輯之延遲時間不一樣，所以當Θ e 的

值非常小時有可能會沒有輸出，如圖 4.4 所示，在這個非常

小的相位差範圍內即所謂的 Dead zone，Dead zone 愈大會使

PFD 的輸出越不線性，因而影響 PLL 的穩態特性。

圖 4.3 PFD 電路圖

57

Θe

Θi

Θo

out

Dead zone

圖 4.4 相位差很小時，無輸出訊號

圖 4.5(a)為我們由 spice 模擬 PFD 之輸出脈衝寬度對輸

入相位差 (±180o)關係曲線的結果，曲線中間有一小段不線性

的地方為 Dead zone，其角度大約為±0.06o(圖 4.5(b))，其餘

角度的相位差之輸出都很線性

0.06o

(a) (b)

圖 4.5 (a)輸出脈衝寬度對輸入相位差 (±180o)關係曲線 (b)Dead

zone 放大圖

58

4.3 充電幫浦與迴路濾波器之設計

4.3.1 充電幫浦

圖 4.6 為充電幫浦，為了讓上數和下數之增益量儘量相

等，我們參考 [17]的充電幫浦電路，在兩個輸出端點中間接

一個單一增益緩衝器 (unit gain buffer)，這個緩衝器可使兩個

輸出端點的電位保持一樣，而且能減少充電幫浦的偏移，可

使合成器的輸出訊號之寄生頻譜功率降低。其中 Up、 、

(Up or Down)、 、係與 PFD 之輸出相連接，

藉由 PFD 的輸出之脈衝寬度控制 M1、M2、M3、M4 的開關

時間，提供電流對迴路濾波器做充放電。

Down

DownUp + DownUp +

圖 4.6 充電幫浦和迴路濾波器電路圖

59

將兩個開關的輸入設計為 Up Down+ 和 DownUp + 的目的是為

了調整邏輯閘的延遲時間，讓開關的時間和 Up或 一致，

減少開關切換時的電流過衝 (overshoot)現象。當 PFD 輸出為

Up 訊號時，M3 打開，M2、M4、M5 關閉，電流經過 M1 與

M3 對迴路濾波器充電。而當 PFD 沒有輸出訊號時，M2、

M4 打開，M3、M5 關閉，電流經過 M1、M2、M4、M6 到地

端，若 PFD 輸出為 Down 訊號時，M5 打開，M2、M3、M4

關閉，電流由迴路濾波器經過 M5 與 M6 做放電。

Down

4.3.2 運算放大器

我們所用的單一增益緩衝器是將運算放大器的反相輸入

端和輸出端連接成為一個電壓追隨器，使輸出電壓等於非反

相輸入端電壓。用 NMOS 當差動對，對較低的輸入電壓無法

工作，而用 PMOS 當差動對，對較高的輸入電壓無法工作，

因此，若只用其中一組差動對做運算放大器會限制輸出電壓

範圍。為了解決此問題，我們將兩組 (NMOS 和 PMOS 差動對 )

具有高增益及較大輸出振幅的 floded-cascode 運算放大器連

接在一起，如圖 4.7 為運算放大器電路圖，其中 Vb1-Vb4 為

電晶體負載的直流偏壓，偏壓點的設計關係著共模增益大小

，圖 4.8[18]為我們的偏壓電路圖。

60

圖 4.7 NMOS/PMOS folded-cascode 運算放大器電路圖

圖 4.8 運算放大器偏壓電路圖

61

圖 4.9 是運算放大器的頻率響應圖，其低頻增益為

dBA 73.68=v ，增益邊限 GM=58MHz，相位邊限 PM = 26.41o

。圖 4.10 是為單一增益緩衝器的輸出電壓對輸入電壓關係曲

線，其線性度範圍為 0.15V~3.1V。

圖 4.9 運算放大器頻率響應圖

圖 4.10 unit-gain buffer 輸出電壓對輸入電壓關係曲線

62

4.3.3 迴路濾波器

濾波器 (圖 4.6)的電阻 R1 和電容 C1 會產生一個極點在原

點和一個零點在 1/( R1 C1)，C2、R3 和 C3 的目的是用來增加

高頻的極點，此極點可減少參考頻率的諧波之寄生頻譜。R1

和 R3 的熱雜訊雖然會被迴路濾掉，但是如果電阻值沒有設計

好，而直接調變 VCO 的控制電壓，會產生 VCO 的相位雜訊

，所以迴路濾波器的電容值和電阻值必須依照濾波器的函數

做選擇，並且使迴路穩定，才不會造成太多的雜訊。由於鎖

相迴路可能因為製程的偏差而造成閉迴路增益有些許不同，

所以我們將迴路濾波器電路連接於晶片外，以供調整其元件

值，達到更好閉迴路性能。

4.3.4 模擬結果

圖 4.11 和圖 4.12 分別為充電幫浦與迴路濾波器的充電

和放電之模擬圖，其中，工作頻率為 8.125MHz，充電幫浦的

電流值 Ip=200uA，迴路濾波器的 R1=27kΩ、 R3=8kΩ、

C1=100pF、C2=6pF、C3=3pF。

63

圖 4.11 充電幫浦與迴路濾波器充電之模擬

圖 4.12 充電幫浦與迴路濾波器放電之模擬

64

第五章 系統模擬與實驗結果

5.1 系統模擬

三階和四階 CP-PLL 頻率合成器是目前使用最廣泛的架

構，然而，階數愈多代表著設計的困難度愈高，在此章我們

將以三階和四階的迴路當設計範例，以 MATLAB 模擬系統各

項性能和分析其穩定性，以 HSPICE 模擬電路性能。

5.2 三階系統模擬

在 2.3 章節我們已推導其三階迴路的轉移函數為 (5.1-1)

1223

10

//)/1()(

τττ

θθ

KKssssKNsH

i ++++

== (5.1-1)

首先我們決定鎖相迴路所有的參數值如下，

I=200uA，

Kvco=76MHz/V(圖 3.16)，

65

N= 270.76923 (VCO 振盪頻率為 2.2GHz)，

VL=0.5V，VH=2.8V，

再來要設計濾波器元件值，設開迴路單一增益頻率 kp 800=ω

， ， 由 (2.2.3-1)-(2.2.3-3)式 可 算 出 Ro

p 45=Φ 1=15.78k，

C1=279p，C2=22.4p，與圖 2.4-圖 2.7 比較之後，我們選擇

一組較佳的濾波器值為 R1=16k， C1=250p， C2=20p，則

K=2.72×1012。決定完參數後，用 Matlab 軟體模擬鎖相迴路

閉迴路之步階響應圖 (圖 5.1)，可估計穩定時間 (settling time)

約在 15µs 以內，由波德圖 (圖 5.2)可得知閉迴路 3dB 頻寬約

為 203kHz。

圖 5.1 三階閉迴路系統步階響應圖

66

圖 5.2 三階閉迴路系統波德圖

，接下來我們要利用第二章的穩定條件來驗証這些參數值對

於系統是否穩定，設 Ton=T/100 去檢查 (2.2.2-7)； Ton=T/10

去檢查 (2.2.2-5)、 (2.2.2-6)和 (2.2.2-8)，從 VCO 的頻率 -電壓

轉換曲線 (圖 3.16)中可得知 G-1(2.2GHz)=2.05V，然後

212

11 10278.1)/(

100/,)/(

100/max CVTNG

TITNGV

TI

LH

<×≈

−−

−−−

檢查不等式 (2.2.2-5)

67

( ) 31

321

2

21

221

1016101.3482

4

2sinh

2cosh)(

×=>×=

−

+

+

RTITK

CCNTC

TCC

vco

π

τ

τ

再檢查不等式 (2.2.2-6)，則

122

921 102.0

81027.0 −− ×=>×=+

πNITKCC vco

最後檢查不等式 (2.2.2-8)

91

22

12

26

1 109.3)/(

)2/(,)/(

)2/(max104 −−−

− ×=

−−

>×=L

on

H

on

VTNGCIT

TNGVCITτ

矩陣 A3的特徵值之絕對值約為 0.7508, 0.9376 及 0.9376 ，

其三個值皆小於 1。最後以 SIMULINK(圖 5.3) 做 Behavior

模型模擬，頻率對時間的響應圖為圖 5.4，大約在 25µs 內可

鎖住頻率。

68

D Q

D Q

Loop filter

I

VH vc

I

VL vc

( )[ ]21sinsgn

21

+• N1

sπ2

VCO

referencesignal

1

1

___CLR

Output frequency

oθ

vc

圖 5.3 Behavior 模擬方塊圖

圖 5.4 三階鎖相迴路 SIMULINK 模擬結果

69

圖 5.5 為三階鎖相迴路以 HSPICE 做 post-layout 模擬結

果，其穩定時間約為 19us。

圖 5.5 三階鎖相迴路 Hspice 系統模擬結果

5.3 四階系統模擬

在 2.3 章節我們已推導其四階迴路的轉移函數為 (5.3-1)

1

2

1

313

1

133

43

1

111

1

τττττ

τKKssbbs)b(bs

sNK

θθ)s(H

i

o

++++

+

++++

+

== (5.3-1)

70

首先我們決定四階鎖相迴路所有的參數值如下，

I=200uA，

Kvco=76MHz/V(圖 3.16)，

N= 270.76923 (VCO 振盪頻率為 2.2GHz)，

VL=0.5V，VH=2.8V

再來要設計濾波器元件值，設開迴路單一增益頻率

kp 1570=ω ， ， 由 (2.3.3-3)-(2.3.3-5) 式 可 算 出

R

op 70=Φ

1=13.1k， C1=125.4p， C2=20.13p， R3=35.03k， C3=1.68p

，與圖 2.11-圖 2.16 比較之後我們選擇一組較佳的濾波器值

為 R1=16k，C1=220p，C2=18p，R3=8k，C3=4p 則 K=3.118

×1012。決定上面的參數後，用 Matlab 軟體模擬鎖相迴路閉迴

路之步階響應圖 (圖 5.6)可估計穩定時間 (settling time)約在

15µs 以內，由波德圖 (圖 5.7)可得知閉迴路 3dB 頻寬約為

213kHz。

71

圖 5.6 四階閉迴路系統步階響應圖

圖 5.7 四階閉迴路系統波德圖

72

接下來我們要利用第二章的穩定條件來驗証這些參數值

對 於 系 統 是 否 穩 定 ， 設 Ton=T/100 去 檢 查 (2.2.2-7) ；

Ton=T/10 去檢查 (2.3.2-5)和 (2.3.2-6)，從 VCO 的頻率 -電壓

轉換曲線 (圖 3.16)中可得知 G-1(2.2GHz)=2.05V，然後

212

11 1032.0)/(

100/,)/(

100/max CVTNG

TITNGV

TI

LH

<×≈

−−

−−−

不等式 (2.3.2-5)則變為

3

31

31

2

1033.53412

10/×≈

+<=

RRRR

CT

再檢查不等式 (2.3.2-6)， ， ，則 61 105.3 −×=τ 8

3 102.3 −×=τ

( ) ( ) 9-1

22

12

2

31 1008.1)/(

)2/(10/,)/()2/(10/max, ×≈

−−> −−

LH VTNGCIT

TNGVCITττ

矩陣 A4的特徵值之絕對值約為 0.9728, 0.8192, 0.8192 及

0.0083，其四個值皆小於 1。以 SIMULINK(圖 5.3)做

Behavior 模型模擬，則頻率對時間的響應圖為圖 5.8。大約在

15µs 內可鎖住頻率，圖 5.9 為四階鎖相迴路 post-layout 模擬

結果，其穩定時間約為 10us。

73

圖 5.8 四階鎖相迴路 SIMULINK 模擬結果

圖 5.9 四階鎖相迴 Hspice 系統模擬結果

74

5.4 實驗結果

此合成器由 0.35um CMOS 製程所製造，圖 5.10 為 Die

的影像，整個鎖相迴路的電路有類比電路及數位電路，上半

部為類比電路 (Charge-pump，VCO 和 Output buffer，由左至

右 )，每一個電路都有各別的 guard ring 防止雜訊；下半部為

數位電路 (PFD 和 Frequency Divider)，中間以一條 Guard

ring 隔開，防止數位電路的雜訊經由 substrate 傳遞而影響類

比電路，整個類比電路會有一圈 guard ring 圍起來，以達到

較佳的雜訊隔離。

測試電路及晶片腳位整理於附錄 B。迴路濾波器是採用

二階及三階電路，二階的參數值為 R1=16K、 C1=250p、

C2=20p； 三 階 的 參 數 為 R1=16K、 C1=220p、 C2=20p、

R3=8K、C3=4p，三階和四階鎖相迴路閉迴路相位雜訊量測

的結果分別為圖 5.11 和圖 5.12，兩個量測參考頻率皆為

8.125MHz，圖 5.11(a)和圖 5.12(a)的振盪頻率為 2210MHz，

除數為 2210/8.125=272(整數倍 )，在偏移 1MHz 之相位雜訊

分別為 -81.67dBc/Hz 和 -83dBc/Hz，圖 5.11(b)和圖 5.12(b)

的振盪頻率為 2240MHz，除數為 2240/8.125 = 275.6923 (分

數倍 )，在偏移 1MHz 之相位雜訊分別為 -81.67dBc/Hz 和

–82.67dBc/Hz。在圖 5.11(b)和圖 5.12(b)中接近 1MHz 附近有

spur 產生，應該是分數倍除數所造成，四階迴路將此 spur 濾

得更小，與電路直觀相符。由測試結果得知此除頻器結構確

實可達到除以整數倍和分數倍的功能。由圖中可看出迴路頻

75

寬約為 200KHz。此晶片經量測後的相位雜訊並不如預期的

好，經分析有下列幾點可能原因：

1. Ring oscillator 之 phase noise 太差。雖然 VCO 採

用差動電路當延遲電路對於共模雜訊有較好的抑制力，相

對的電晶體數會增加一倍，可能會產生更多的雜訊；另一

個原因可能是延遲電路的輸入級是用 NMOS，而 NMOS 的

1/f (flicker noise) 雜訊比 PMOS 大，若是改用 PMOS 的話

應該會改善。

2. TSPC 除頻器會引進較大 noise。在除頻器電路中除

了預除器的第一級以外其餘的 D 型正反器皆採用 TSPC 的

結構，而且每一級正反器的電晶體 W/L 的值都很大，應該

將電晶體的 W/L 值隨著頻率降低而減少。

3. 參考訊號的相位雜訊只有 -125dBc/Hz 左右。

76

Buffer

Charge Pump VCO

Guard ring

Guard ring

PFD Prescaler

Counter

圖 5.10 Die 影像

77

(a)

(b)

圖 5.11 三階頻率合成器相位雜訊測試結果， (a) 在頻率為

2210MHz 時，偏移 1MHz 的相位雜訊為 -81.67dBc/Hz (b) 在

頻率為 2240MHz 時，偏移 1MHz 的相位雜訊為 -81.67dBc/Hz

78

(a)

(b)

圖 5.12 四階頻率合成器相位雜訊測試結果， (a) 在頻率為

2210MHz 時，偏移 1MHz 的相位雜訊為 -83dBc/Hz (b) 在頻

率為 2240MHz 時，偏移 1MHz 的相位雜訊為 -82.67dBc/Hz

79

表 5.1 為晶片預計規格與實驗結果對照表，在合成器的

效能部份，除了相位雜訊較差外其餘都差不多；在功率消耗

部份，VCO 的功率消耗比模擬大。

頻率合成器的效能 預計規格 實驗結果

頻率合成器頻率 2.162GHz- 2.162GHz-

參考頻率 8.125MHz 8.125MHz

本地振盪間隔 500KHz 500KHz

通道數目 158 158

相位雜訊 -103dBc/Hz

@ 1MHz

-81.67dBc/Hz

@1MHz (三階 )

-83dBc/Hz

@1MHz (四階 )

壓控振盪器增益 72.6MHz/V 76MHz/V

功率消耗 預計規格 實測結果

壓控振盪器 62.7mW 75.7mW

預除器 13.2mW 8mW

計數器 6.6mW 5mW

相頻檢測器 1.5mW 1mW

充電浦 1.65mW 1mW

總消耗功率 85.65mW 90.7mW

供應電壓 (Analog) 3.3V 3.3V

供應電壓 (Digital) 3.3V 3.3V

表 5.1. 晶片預計規格與實驗結果對照表

80

第六章 結論

本論文提出一個 2.2-GHz CMOS 新型的 Fractional-N 頻

率合成器之架構，經過理論分析與模擬結果後知道，此架構

比目前的Δ -Σ Modulation Fractional-N 頻率合成器的架構簡

單。壓控振盪器採用相位雜訊優於單環路振盪器的五環路架

構。在 3.3V 的供應電壓下可輸出 2.162GHz~2.24GHz 之振

盪頻率，頻率間距為 500KHz，通道數目為 158 個，可適用於

目前的 2.4GHz 無線通訊系統之頻率合成器。由於架構較簡

單，可以縮短產品開發時間及縮小電路面積，其電路整合於

單一晶片中，可降低生產成本。

81

附錄

附錄 A. A4矩陣各元素之多項式

( ) ( )( )

( ) ( ) ( )[ ] ( )( )

+−+−−++−

+−

−+−

+=

−

31

213131

2113

221

311311

21311

2

2sinh1111

2cosh11

3

31

ττττττ

ττττττ ττ

θθ

PTbbbbbb

PTbbPPb

eb

bbTbC

TIc

QT

o

e

　　　　　　

( )

( )

+++

++

+−=

−

31

212

331

31

232

131

21

2sinh12

12

cosh31

1

τττττ

τττ

ττθ

PTP

bP

bb

PbPTQ

be

bQT

bbc

QT

vo

　　　　　　

TICcc o

e

ov

22

θθ

θ =

( ) ( )( )

( ) ( ) ( )[ ]( )( ( ) )

++++−−+++

++

−++

+=

−

31

21331311113

23

31

31

213311

2213311

3

2sinh111121

2cosh111 31

ττττττ

ττττ

ττ ττθ

PTbbbbbbbb

PTbbbPPb

eb

bbbTbb

c

QT

vo

c

　　　

82

( ) ( )( )

++−++

−=

−

3131331

31

2

2 2sinh211

2cosh1

2

311

ττττ

ττπ

ττ

θPTbbbPTP

Pe

bCTIc

QT

ve

( ) ( ) ( )( )

−−++

++=

−

31313

231

313

2

1 2sinh1

2cosh11 31

1

1 ττττ

ττ

ττ PTbbbbPTbPP

ebb

c

QT

vv

TICcc vv

v e

2211

2

πθ=

+

−=

−

3131

23

2sinh

2cosh1

311

ττττ

ττ PTQPTPP

ebbc

QT

vvc

( ) ( ) (( ){

( ) ( )( )}

)

−+++

−++−

+

+=

−

3113113

3133131

31

2

2

2sinh11

112

cosh12

312

τττ

τττπ

ττ

θ

PTbbbb

bbbbPTbbPP

ebC

TIc

QT

ve

　　　　　　　　　

( ) ( )( )

++−++

−=

−

3131331

31

21

2sinh211

2cosh1

312

1 ττττ

ττ

ττ PTbbbPTPP

ebbc

QT

vv

TICcc vv

v e

2222

2

πθ=

( ) ( )( )

++−++

−=

−

3113113

31

23

2sinh211

2cosh1

312

ττττ

ττ

ττ PTbbbPTPP

ebbc

QT

vvc

83

( ) ( )( )

++−++

−=

−

3113113

31

2

2 2sinh211

2cosh1

2

31

ττττ

ττπ

ττ

θPTbbbPTP

Pe

bCTIc

QT

vc

e

( ) ( )( )

++++

−=

−

311331

31

21

2sinh11

2cosh1

31

1 ττττ

ττ

ττ PTbbPTPP

ebbc

QT

vv

c

TICcc c

e

c vvv

222

πθ=

( ) ( ) ( )( )

−−++

++=

−

31311

213

311

2

3 2sinh1

2cosh11 31

ττττ

ττ

ττ PTbbbbPTbPP

ebb

c

QT

vv

c

c

84

附錄 B. 晶片測試

在訊號傳送過程中，阻抗愈不匹配會造成愈大的反射，

功率會損耗很多，而影響輸出訊號的品質，所以我們需先用

網路分析儀測量開迴路 VCO 的輸出阻抗，再設計匹配電路將

輸出阻抗匹配至 50Ω，經量測後，未加匹配電路的輸出阻抗

約為 5.16+j13.3Ω，用 Smith-Chart 設計配匹後的電路為圖

B.1，其中 TL1 和 TL2 為傳輸線，TL1 的阻值和角度為 80Ω

、 65o；TL2 的阻值和角度為 20Ω、 60o，C1 為隔離電容，值

為 47pF，圖 B.2 是用 WinSMITH 軟體模擬後的結果，當頻率

從 2162MHz 變化至 2240MHz，其匹配點均落在 50Ω附近。

將此匹配電路 layout 於 PCB 上後再以頻譜分析儀做測量。

TL1 TL2C1

match port50 ohm

unatch port5.16+j13.3 ohm

圖 B.1 匹配電路

85

圖 B.2 Smith-Chart 匹配圖

因為晶片製造時的偏差，可能和 VCO 模擬的頻率範圍及

增益有所不同，因此我們須先決定 RC(改變 VCO 電流 )的值，

讓 VCO 的 振 盪 頻 率 範 圍 落 在 2120MHz~2280MHz

(Vc=0.6~3.3V)之間，然後測量 VCO 的開迴路增益，再用

Matlab 模擬三階和四階閉迴路性能，決定濾波器的元件值為

表 B.1。

86

濾波器階數 二階 三階

R1 16K 16k

C1 250p 220p

C2 20p 18p

R3 8k

C3 4p

表 B.1 迴路濾波器之參數值

表 B.2 為晶片腳位定義與腳位功能說明表格，圖 B.3 為

晶片內部方塊圖，圖 B.4 為開迴路測試電路接線圖，用此測

試方法找到一個 Rc 值使 VCO 工作在我們要的頻率範圍並調

變控制電壓量測其 Kvco，圖 B.5 為測試四階閉迴路性能電路

接線圖。

87

腳位號碼 腳位名稱 腳位之功能 1 GND_bulk Digital and analog guard ring 2 X T A _ i n Reference clock input 3 GND_digital Digital ground 4 A0 A counter data load 5 A1 A counter data load 6 A2 A counter data load 7 A3 A counter data load 8 A4 A counter data load 9 A5 A counter data load 10 M0 M c o u n t e r d a t a l o a d11 M1 M counter data load 12 M2 M counter data load 13 VDD_digital Digital VDD

14 GND_bulk Digital and analog guard ring 15 GND_guard Analog guard ring 16 GND_dts Differential to single-ended ground 17 VDD_dts Differential to single-ended VDD 18 VDD_iopad Analog iopad VDD 19 VCO_bias VCO bias 20 GND_iopad A n a l o g i o p a d g r o u n d21 RF_out Radio frequency output 22 GND_vco VCO ground 23 Rc Regulate VCO current 24 VCO_in VCO control voltage 25 VDD_vco VCO VDD 26 VDD_cp Charge pump VDD 27 CP_out Charge pump output 28 GND_cp Charge pump ground

表 B.2 晶片腳位名稱與腳位功能說明

88

1

2

3

4

5

6

7

8

9

10

11

12

13

14

28

27

26

25

24

23

22

21

20

19

18

17

16

15

PFD&CPfref CP_out

fd

MQ5

A0

A1

A2

A3

A4

A5

M0

M1

M2

VCO&Buffer

Frequency Divider

CLK

___CLK

fvco___fvco

Vc

Rc

RF_out

GND_bulk

XTA_in

GND_digital

A0

A1

A2

A3

A4

A5

M0

M1

M2

VDD_digital

GND_bulk GND_guard

VDD_iopad

RF_out

VCO_bias

Rc

VCO_in

VDD_vco

CP_out

VDD_CP

GND_dts

VDD_dts

GND_iopad

GND_vco

GND_cp

Vbias

圖 B.3 晶片內部方塊示意圖

89

1

2

3

4

5

6

7

8

9

10

11

12

13

14

28

27

26

25

24

23

22

21

20

19

18

17

16

15GND_anaolg

VDD_iopad

Spectrumanalyzer

VDD_vco

VDD_dts

Controlvoltage

GND_anaolg

GND_anaolg

GND_anaolg

VR 10kVDD

2.7V

圖 B.4 開迴路測試電路接線圖

90

1

2

3

4

5

6

7

8

9

10

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28

27

26

25

24

23

22

21

20

19

18

17

16

15GND_anaolg

VDD_iopad

Spectrumanalyzer

VDD_vco

VDD_dts

GND_anaolg

GND_anaolg

GND_anaolg

VR 10kVDD

2.7V

VDD_cp

GND_anaolgGND_digital

GND_digital

GND_digital

VDD

8.125MHz

Matchingnetwork(50 ohm)

VR 100k

250p

20p

圖 B.5 閉迴路測試電路接線圖

91

參考文獻

[1] B. G. Goldberg, “The evolution and maturity of fractional-N PLL synthesis,” Microwave J., vol. 39, no. 9, September 1996.

[2] Michael H. Perrott, Theodore L. Tewksbury III and Charles G. Sodini, “A 27-mW COMS fractional-N synthesizer using digital compensation for 2.5-Mb/s GFSK modulation,” IEEE J. Solid-State Circuits, vol. 32, no. 12, December 1997.

[3] Tom A.D. Riley, Miles. A. Copeland, and Tad. A. Kwasniewski, “Delta-sigma modulation in fractional-N frequency synthesis,” IEEE J. Solid-State Circuits, vol. 28, no. 5, May 1993.

[4] Terrence P. K, Thomas A. D. Riley, Norman M. Filiol, and Miles A. Copeland, “Design and realization of a digital Δ Σ modulator for fractional-N frequency synthesis,” IEEE J. Solid-State Circuits, vol. 48, no. 2, March 1999.

[5] Woogeun Rhee, Bang-Sup Song, and Akbar Ali, “A 1.1 –GHz CMOS fractional-N frequency synthesizer with a 3-b third-orderΔΣ modulator,” IEEE J. Solid-State Circuits, vol. 35, no. 10, October 2000.

[6] F. M. Gardner, “Charge-pump phase-lock loops,” IEEE Trans. Commun., vol. COM-28, pp. 1849-1858, Nov. 1980.

[7] W.-H. Chen, G.-K. Dehng, J.-W. Chen, and S.-I. Liu, “A CMOS 400-Mb/s serial link for AS-memory systems using a PWM scheme,” IEEE J. Solid-state Circuits, vol. 36, pp. 1498-1505, Oct. 2001.

92

[8] S. Gradshteyn and I. M. Ryzhik, Table of integrals, series, and products. New York: Academic Press, 1980.

[9] Chia-Yu Yao, Jen-Wei Tsai and Jou-Hung Wang “A novel VCO structure with five interlocked ring oscillators,”

[10] William O. Keese, “An analysis and performance evaluation of a passive Filter design technique for Charge Pump Phase-Locked Loop,” National Semiconductor Application Note 1001, May 1996.

[11] Jiren Yuan and Christer Svensson, “High-speed COMS circuit technique,” IEEE J. Solid-State Circuits, vol. 24, no. 1, February 1989.

[12] Yuichi Kado, Masao Suzuki, Keiichi Koike, Yasuhisa Omura, and Katsutoshi Izumi “A 1-GHz/0.9-mW CMOS/SIMOX divide-by-128/129 dual-modulus prescaler using a divide-by-2/3 synchronous counter,” IEEE J. Solid-State Circuits, vol. 28, no. 4, April 1993.

[13] Chan-Hong Park and Beomsup Kim, “A low-noise, 900-MHz VCO in 0.6-um CMOS,” IEEE J. Solid-State Circuits, vol. 34, no. 5, March 1999.

[14] Howard C. Yang, Lance K. Lee and Ramon S. Co, “A low jitter 0.3-165MHz CMOS PLL frequency synthesizer for 3V/5V operation,” IEEE J. Solid-State Circuits, vol. 32, no. 4, April 1989.

[15] Jen-Wei Tsai, “Inter-locking design and study of voltage-controlled ring oscillator”, Master thesis, Huafan University, June 2000.

[16] 袁杰，「高頻通信電路設計 -振盪電路相鎖環路及頻率合成」，全華圖書公司，台北，民國八十三年。

[17] Hamid R. Rategh, Hirad Samavati and Thomas H. Lee, “A CMOS frequency snthesizer with an injection-locked frequency divider for a 5-GHz wireless LAN receiver”, IEEE J. Solid-State Circuits, vol. 35, no. 5, May 2000.

93

[18] Behzad Razavi, “Design of analog CMOS integrated circuit”, McGraw-Hill Companies,Inc, pp. 296-307, 2001.

94

95

簡 歷

個人資料

姓名：王周弘

性別：男

生日：民國 64 年 1 月 14 日

籍貫：台北市

學歷

學 歷 畢 業 學 校 期 間

高中 台灣省立台南高工資訊科 80,9~83,6

大學 華梵大學電子工程學系 83,9~87,6

研究所 華梵大學機電工程研究所 89,9~91,11