Teks Presentasi Kelompok 2

CMOS Processing Technology

Anggota Kelompok:

- Budiman Budiardhianto

- Faridha Fitriati Khurnia

- Maulidya Falah

- Fauziah Aini

- Nurul Chasanah

- Astari Widyakinanti

- Erwin Avianto

- Ken Satrio Utomo

- Ghusaebi

- Niki Fadhliyah

- Jormin Husada

2

Silicon Semiconductor Technology Overview

Silikon dalam keadaan murni/intrinsic state merupakan sebuah semikonduktor.

Konduktivitas dari silicon dapat diatur dengan tambahan atom pengotor atau dopant ke dalam

struktur kristal lattice-nya. Dopant sendiri dapat dibagi menjadi 2 yaitu acceptor dan donor.

Acceptor merupakan dopant yang menyumbangkan hole, merupakan elemen yang berasal

dari golongan 3 seperti boron, gallium. Penambahan dopant ini ke silicon menghasilkan

silicon tipe-p. donor merupakan dopant yang menyumbangkan electron, merupakan elemen

yang berasal dari golongan 5 seperti arsenic dan fosfor. Penambahan dopant ini ke silicon

akan menghasilkan silicon tipe-n.

Silicon murni Silikon tipe-p

Silikon tipe-n

3

Silicon tipe-p dan tipe-n dapat digabung untuk menghasilkan divais seperti diode.

Wilayah transisi dari tipe-n dan tipe-p disebut junction. Berbagai jenis divais semikonduktor

dapat diciptakan dengan mengatur junction atau menggabungkan dengan struktur fisis lain.

Wafer Processing

Bahan dasar untuk menumbuhkan semikonduktor modern adalah wafer silicon yang

mempunyai diameter yang bervariasi antara 75 150 mm dan ketebalannya kurang dari 1

mm. Wafer ini diambil dari batang/ingots dari silicon kristal tunggal. Silicon kristal tunggal

ini berasal dari lelehan polikristalin silikon. Metode untuk mendapatkan material kristal

tunggal disebut dengan Czochralsky method.

Kita harus mengatur dopant untuk mendapatkan karakteristik listrik tertentu. Dalam

prosesnya, kita menggunakan sebuah biji Kristal (Si) kemudian dimasukan ke dalam leburan

silicon untuk memulai atau menginisiasi pertumbuhan Kristal tunggal. Grafit dalam wadah

dipanaskan dengan induksi radio frekuensi dan temperature diatur sedikit di atas titik lebur

silikon (sekitar 14250C). Atmosfter di atas leburan berupa helium atau argon. Setelah itu biji

Kristal secara berangsur-angsur ditarik secara vertikal ke atas dan diputar-putar secara

simultan. Leburan polikristalin silicon akan melelehkan biji kristal, ketika biji tersebut ditarik

akan terjadi pembekuan kembali. Kemudian akan terbentuk silicon Kristal tunggal berbentuk

tabung berukuran cukup besar. Untuk menghasilkan wafer, kita harus memotong silicon ini

setipis mungkin. Biasanya wafer yang terbentuk mempunyai ketebalan antara 0.25 mm dan 1

mm.

4

Visualisasi Czochralsky method

Oksidasi

Bagian terpenting dari suatu struktur dan pabrikasi CMOS dan silikon integrated circuit

adalah pembentukan Silikon dioksida (SiO2). Silikon dioksida ini penting karena

karakteristiknya yang digunakan sebagai pembentuk IC

.

5

Kegunaan dari SiO2 adalah sebagai berikut :

Mask difusi (Mask pembentuk pola)

Pasivasi permukaan (sebagai lapisan pelindung yang melindungi junction dari

kelembaban an kontaminasi)

Insulator gerbang (untuk MOSFET)

Isolasi satu divais dari divais yang lain

Sebagai isolasi elektris metalisasi multilevel pada VLSI.

Untuk membentuk SiO2 ini disebut dengan proses Oksidasi yang dibagi kedalam dua

tipe yakni oksidasi kering (dry oxidation) dan oksidasi basah (wet oxidation) yang dikenal

sebagai proses oksidasi termal.

Secara umum proses oksidasi digambarkan sebagai berikut :

Gambar Oksidasi Termal

Mode pertumbuhan SiO2 ada 3 model yakni :

Gambar Pertumbuhan SiO2

6

Proses oksidasi termal merupakan proses pembentukan lapisan SiO2 dengan

memanaskan silikon pada suhu yang tinggi.

a. Oksidasi kering

Ketika atmosfir oksidasi oksigen murni, dimana temperatur yang digunakan pada

range 1200o C.

Persamaan reaksi kimia pada dry oxidation :

Si + O2 SiO2

b. Oksidasi basah

Ketika atmosfir oksidasi tidak terdiri dari iksigen murni namun juga uap air,

dimana temperature untuk memanaskan silikon sebesar 900o 1000o C

Persamaan reaksi kimia pada wet oxidation :

Si(s)+2H2OSiO2 + 2H2

Proses oksidasi ini mengonsumsi silikon yang besar. Secara umum lapisan SiO2

memiliki volume dua kali volume silikon. Pada gambar dibawah ini diperlihatkan tebal

lapisan SiO2 setelah proses oksidasi selesai.

Gambar Ketebalan lapisan oksidasi

Dari gambar diketahui bahwa tebal silikon yang asli adalah bagian biru ditambahkan

bagian kuning hingga dibatasi garis putus-putus. Namun setelah Oksidasi bagian kuning

adalah lapisan SiO2 yang terbentuk dimana besarnya silikon yang dikonsumsi untuk

membentuk SiO2 adalah 0,44d.

Ketebalan yang dibentuk pada lapisan oksidasi bergantung pada waktu oksidasi, suhu

yang digunakan dan tipe oksidasi termal. Dibawah ini disajikan gambar perbandingan

ketebalan oksidasi antara oksidasi kering dan basah.

7

Gambar Ketebalan oksidasi

Dari gambar diketahui bahwa semakin lama waktunya maka lapisan oksidasinya

semakin besar. Selain itu untuk waktu yang sama, semakin tinggi suhunya maka lapisan SiO2

yang terbentuk juga semakin tebal. Untuk suhu yang sama (1100o C) ketebalan lapisan SiO2

yang dihasilkan dari Oksidasi basah lebih besar dibanding oksidasi kering.

Selective diffusion

Merupakan kemampuan SiO2 sebagai pengalau ketidakmurnian doping yang digunakan

untuk membentuk pola dan tipe dari IC. Pada dasarnya silikon yang terlapisi oleh SiO2 akan

menghalau doping donor atau akseptor. Karena itu dibutuhkan suatu teknik untuk

menghilangkan bagian dari SiO2 sehingga dapat diberikan doping impurities yang akan

merubah karakter dari silikon tersebut.

Kegunaan Selective diffusion adalah untuk :

8

1. Membuka window pada lapisan SiO2 pada permukaan wafer.

2. Menghapus SiO2 dengan etchant yang sesuai.

3. Memberikan dopan pada jendela silikon.

Proses dari selective diffusiion ini digambarkan pada gambar berikut ini :

Gambar Proses pembentukan pola silikon

Proses sederhananya adalah memberikan lapisan photoresist pada permukaan SiO2.

Kemudian dengan bantuan Mask pattern yang berupa thin film yang dilapiskan pada glass

Mask. Guna dari Mask ini sendiri adalah untuk menentukan cahaya UV akan menyinari

bagian mana dari wafer. Sehingga akan terbentuk pola yang sesuai dengan kita inginkan.

Photoresist merupakan material yang sensitif terhadap cahaya dimana ketika photoresis yang

terekspos cahaya akan membentuk pola yang sesuai dengan pattern Mask. Setelah dilarutkan

ke suatu cairan kimia photoresist ini akan dihilangkan, setelah mengilangkan photoresist

dilakukan proses etching untuk menghilangkan SiO2.

9

Silicon Gate Process

Untuk memahami aspek-aspek perancangan berbasis proses, maka pertama-tama perlu

dpelajari yang dinamakan polysilicon gate self-aligning nMOS process. Disini akan dibahas

pembuatan enhancement mode transistor dalam bentuk IC di dalam substrat silikon.

Tahap 1 Sebuah wafer tipis silikon murni dengan diameter 75 sampai 100 mm dan

tebal 0,4 mm mengalami doping dengan impuriti atom boron dengan konsentrasi 1015 sampai

1016 atom/cm3 dan wafer dengan resistivitas 25 sampai 26 ohm.cm.

Tahap 2 Seluruh permukaan wafer kemudian dibuat lapisan silikon dioksida (SiO2)

setebal 1 mikro m sebagai lapisan pelindung terhadap dopant (bahan doping) selama

dilakukan proses.

Tahap 3 Sekarang, di atas seluruh permukaan dilapisi dengan photoresist dan diputar

untuk menndapatkan lapisan yang rata dengan ketebalan tertentu.

10

Tahap 4 Selanjut lapisan photoresist disinari dengan ultraviolet melewati masker untuk

menentukan tempat-tempat yang akan dillakukan difusi. Pada tempat yang terkena radiasi

sinar ultraviolet terjadi polimerisasi (mengeras), tapi pada tempat yang tidak tembus sinar

ultraviolet tidak terjadi polimerisasi.

Tahap 5 Kemudian dilakukan proses development (pengembangan) untuk

membersihkanphotoresist yang tidak mengalami polimerisasi. Selanjutnya dilakukan

proses etchinguntuk mengikis silikon dioksida yang tidak dilindingi photoresist. Sekarang

ada permukaan wafer yang terbuka, tidak ditutupi oleh silikon oksida.

Tahap 6 Sisa photoresist dibersihkan/dihapus dan selanjutnya di seluruh permukaan

wafer ditumbuhkan lapisan silikon tipis setebal 0,1 mikro m dan di atas silikon dioksida tipis

dituang polisilikon untuk membuat gate.

11

Tahap 7 Sekali lagi dilakukan pelapisan photoresist dan dengan menggunakan masker

untuk membuat pola polisilikon dan lapisan silikon di bawahnya dikikis untuk membuka

tempat-tempat dilakukan difusi impuriti jenis-n untuk membuat source dan drain. Difusi ini

dikerjakan dengan jalan memanasi wafer pada suhu tinggi dan di atas permukaan waafer

diliwatkan gas pembawa impuriti fosfor. Selama difusi polisilikon, silikon dioksida menjadi

pelindung, proses itu disebut self-aligning.

Tahap 8 Penumbuhan lapisan silikon dioksida tebal di seluruh permukaan lagi, dan di

atasnya dilapisi dengan photoresist untuk membuka tempat-tempat di gate polisilikon, di

source dan drain untuk membuat sambungan.

Tahap 9 Kemudian di atas seluruh permukaan wafer dituangkan lapisan aluminium

setebal 1 mikro m. Selanjutnya lapisan aluminium dilapisi photoresist dan di atasnya diberi

masker untuk membentuk pola interkoneksi yang dinginkan.

12

Jadi, proses fabrikasi IC dengan teknologi MOS merupakan pengulangan-pengulangan

di seputar pembentukan atau penuangan (deposition), membuat pola (patterning) tiga lapisan,

dipisahkan dengan penyekat (insulation) silikon dioksida. Lapisan-lapisan itu terdiri dari

lapisan difusi dalam substrat, polisilikon di atas silikon dioksida pada substrat, dan lapisan

metal yang tersekat terhadap silikon dioksida.

CMOS Technologies

Terdapat 4 dominant CMOS teknologi:

p-well process

n-well process

twin-tub process

silicon on insulator

13

P-well process

Secara umum, fabrikasi untuk CMOS p-well dilakukan dengan membuat well tipe p di dalam

substrat tipe n. p-well digunakan untuk divais n-channel, sedangkan divais p-channelnya

dibentuk di substrat n. pada akhirnya akan terbentuk dua transistor pnp dan npn dalam satu

divais CMOS tersebut.

Meskipun prosesnya kompleks, berikut ini akan dijelaskan langkah demi langkah (tampak

samping dan tampak atas).

1. Pembentukan p-well

Pada n-substrat dilapisi dengan field oxide (FOX). Kemudian diatas divais dilapisi dengan

ptub mask (bentuk mask dilihat pada top viewnya). Pada bagian yang tidak ditutupi oleh

mask, akan diimplant p-well nya sehingga dapat terbentuk p-well dengan ketebalan 4-6

mikrometer.

2. Pembentukan thinoxide

Langah selanjutnya jika sudah ditanamkan p-well adalah pembentukan thin oxide dengan

ketebalan 500 . Caranya dengan memasang thinoxide mask seperti yang ditunjukkan pada

gambar sebelah kanan. Bagian FOX yang tidak tertutup mask akan terkikis sehingga

membentuk lapisan oxide yang tipis seperti yang ditunjukkan pada gambar kiri.

3. Pembentukkan polysilicon mask

Polysilicon mask dipasang diatas divais tersebut dengan pola yang ditunjukkan pada gambar

kanan. Setelah itu ditanam polysilicon sehingga polysilicon akan terbentuk diatas thinoxide.

4. Pembentukan p-plus

14

Setelah polysilicon berhasil ditanamkan, selanjutnya adalah pembentukan transistor pnp di

dalam substrat tipe n. caranya dengan memasang p-plus mask (positive) di atas divais dengan

pola yang ditunjukkan di gambar kanan. Dengan mask seperti pola tersebut, maka akan

terbentuk p-plus di dalam n-substrat.

5. Pembentukan n-plus

Selanjutnya adalah pembentukan transistor npn dengan penggunaan p-plus mask negatif

diatas divais dengan pola yang ditunjukkan gambar di sebelah kanan. Sehingga akan

terbentuk n+ di dalam p-well. Sampai tahap ini telah terlihat ada dua transistor pnp dan npn.

6. Pembentukan contact cuts

Setelah transistor npn dan pnp di dalam divais tersebut, juga terdapat thinoxide dan

polysilicon, akan dibentuk bagian-bagian untuk mengimplant bagian kontak divais ke bagian

luar. Caranya dengan menaruh contact mask di bagian atas, sehingga akan terbentuk pola

seperti gambar kiri.

7. Pembentukan metal

Selanjutnya adalah pembentukan metal di bagian-bagian yang kosong pada contact cuts

sebelumnya. caranya dengan menggunakan metal mask yang polanya terlihat pada gambar

kanan. Setelah dibentuk maka pada bagian-bagian kosong akan terbentuk metal yang

merupakan konduktor, sehingga divais CMOS ini siap terhubung dengan dunia luar.

15

Langkah tambahan diperlukan untuk men-set tegangan threshold dari divais n dan p. jika kita

lihat schematic untuk inverter adalah sebagai berikut:

Jika dibentuk layout VLSI-nya maka akan tampak seperti ini:

Layout akhir dari CMOS dengan p-well adalah sebagai berikut:

Akan tetapi, para desainer sulit untuk membuat divais dengan tingkat akurasi dan

bentukan CMOS seperti diatas. Sehingga secara realistik, tampakannya akan seperti ini:

16

n-well process

Langkah fabrikasi untuk n-well hampir sama dengan proses p-well, bedanya disini

yang digunakan adalah n-well dengan substrat p. pada substrat p akan ditanam channel n+

dan pada n-well akan dibentuk channel p+. tampaknya akan seperti ini:

-sebelum diberikan kontak-

-sesudah diberikan kontak-

Twin Tub Process

Teknologi CMOS twin-tub merupakan basis dari pengoptimalan masing-masing transistor

pMOS dan nMOS sehingga voltage threshold, body effect, dan gain optimal di masing-

masing divais n dan p. Twin-tub process mengatasi masalah unbalanced drain parasitic

karena densitas doping di well region lebih tinggi dari substrat.

Langkah langkah teknologi twin tub :

1. Substrat p+ atau n+ di doping rendah di epi layer untuk menghindari latch-up.

17

2. Epitaxy menumbuhkan layer silicon high-purity yang mengontrol ketebalan, menentukan konsentrasi dopant, electrical properties ditentukan oleh dopant dan

konsentrasi silicon. Tujuan epitaxy adalah menumbuhkan layer silicon doping tinggi

dengan ketebalan yang terkontrol secara akurat dan konsentrasi dopant yang homogen

di layer.

3. Process sequence

A. Well formation

Pertama tama menentukan daerah well dimana dibagian kiri adalah p well dan

bagian kanan adalah n well. Selanjutnya, n well dan p well tersebut di implankan

ke atas substrat dengan kedalaman masing masing well adalah 5 m.

B. Thin-Oxide construction

Kemudian menumbuhkan oxide diatas permukaan n well dan p well sekitar 500

. Diatas field oxide ditumbuhkan polysilicon yang merupakan silicon kristal

dengan konsentrasi tinggi. Polysilicon tersebut lalu di etching sehingga hanya

bagian tertentu saja yang tetap ada.

C. Source and drain implantation

Setelah proses pattern polysilicon, ion Boron dan Fosfor masing masing

ditembakkan ke p well dan n well guna membentuk daerah p+ dan n +.

18

D. Contact cut definition and Metallization

Proses terakhir adalah pembuatan kontak untuk divais twin tub dengan

mendeposisikan alumunium diatas seluruh wafer. Kemudian alumunium tersebut di

pattern sehingga hanya bagian tertentu saja yang masih berada di atas wafer.

Silicon on Insulator

Karakteristik :

Densitas tinggi karena tidak adanya well region.

Tidak ada masalah latch up, dimana latch up merupakan transient current yang

muncul saat divais mulai diberi catu daya. Sehingga keadaan ini dapat mengakibatkan

divais mengalami kerusakan.

Parasitic capacitance lebih rendah.

Pada, proses SOI, sebuah layer tipis dari single crystal silicon film ditumbuhkan pada

bahan insulator, seperti sapphire atau magnesium aluminate spinel.

19

Langkah Langkah Proses Silicon on Insulator (SOI)

1. Lapisan tipis (7 8 m) dari Si tipe-n dengan doping rendah ditumbuhkan di atas

insulator. Sapphire biasanya yang digunakan sebagai insulator.

2. Anisotropic etch digunakan untuk mengetching Si, kecuali area difusi (n atau p) yang

akan dibutuhkan. Etching harus anisotropic karena ketebalan Si lebih besar dibanding

jarak yang diinginkan diantara Si island.

3. P island lalu dibentuk dengan melakukan masking n-island melalui teknik photoresist.

Dopant tipe p (contoh : Boron) di implantasi dan di masking oleh photoresist yang

kemudian membentuk p-island di unmasked island.

4. P island lalu ditutupi dengan photoresist. Kemudian, dopant tipe n (contoh : Fosfor)

diimplantasi untuk membentuk n-island. N-island inilah yang akan menjadi devais

kanal tipe p.

20

5. Thin gate oxide (500-600 ) ditanamkan diatas struktur Si yang biasa dilakukan

dengan thermal oxidation. Serta Polysilicon film diletakkan diatas oxide. Biasanya

Polysilicon didoping dengan fosfor untuk mengurangi resistivitas.

6. Selanjutnya, Polysilicon di patterned dengan photomasking dan di etching.

7. Kemudian membentuk n-doped source dan drain untuk divais kanal tipe n di p-island.

N-island ditutupi dengan photoresist dan dopant tipe n (biasanya fosfor) di

implantasikan. Dopant ini akan di blok di n-island oleh photoresist dan akan di blok

dari daerah gate p-island oleh polysilicon.

8. Divais kanal tipe p dibentuk dengan masking p-island dan mengimplantasi dopant tipe

p. Polysilicon di gate n-island akan memblok dopant dari gate sehingga membentuk

p-channel device.

21

9. Layer phosphorus glass atau insulator, seperti silicon dioxide ditanamkan di seluruh

permukaan struktur divais. Glass tersebut di etching di lokasi contact cut. Metalisasi

layer dibentuk dengan menguapkan alumunium diatas seluruh permukaan dan di

etching untuk memperoleh metal wire yang diinginkan. Alumunium akan mengalir

melalui contact cut untuk membuat contact dengan difusi atau daerah polysilicon.

Terakhir adalah pemberian layer passivation dari phosphorus glass dan di etching

diatas lokasi bonding pad.

CMOS Process Enhancements

CMOS process enhancements adalah proses tambahan atau proses penyempurnaan

dalam proses fabrikasi CMOS. Proses penyempurnaan ini diperlukan terutama untuk

meningkatkan kualitas, memudahkan routing, dan meningkatkan distribusi daya dan clock

pada CMOS.

Beberapa jenis CMOS process enhancements, yaitu:

1. Double or triple-level metal, dimana terdapat dua atau tiga (atau lebih) lapisan metal

pada sebuah CMOS.

2. Double or triple-level poly, dimana terdapat dua atau tiga (atau lebih) lapisan poly

pada sebuah CMOS.

3. Kombinasi double or triple-level metal dan poly.

Metal Interconnect

Metal interconnect merupakan salah satu jenis CMOS process enhancements

dimana digunakan dua atau lebih lapisan metal pada sebuah CMOS. Dengan

menggunakan dua atau lebih lapisan metal seperti ini, maka distribusi daya dan clock

dari CMOS yang dihasilkan akan menjadi lebih baik daripada hanya dengan

menggunakan satu lapisan metal.

22

Gambar - Metal interconnect.

Lapisan metal pertama dan lapisan metal kedua terhubung satu sama lain

dengan menggunakan via. Via itu sendiri biasanya terbuat dari bahan tungsten dan

lapisan metal terbuat dari bahan alumunium atau tembaga.

Gambar - Two-level metal via/contact geometries.

23

Jika dilihat secara geometri, terdapat tiga jenis metal interconnect seperti yang

bisa dilihat pada gambar di atas. Jenis yang pertama adalah lapisan metal pertama

yang seluruhnya tumpang tindih dengan via (gambar (a)). Jenis yang kedua adalah

lapisan metal pertama yang tidak seluruhnya tumpang tindih dengan via (gambar (b)).

Jenis ketiga adalah lapisan metal pertama, kedua, via, dan contact yang semuanya

saling tumpang tindih (gambar (c)).

Poly Interconnect

Poly interconnect merupakan salah satu jenis CMOS process enhancements

dimana digunakan dua atau lebih lapisan poly pada sebuah CMOS. Dengan

menggunakan dua atau lebih lapisan poly seperti ini, maka resistansi dari CMOS yang

dihasilkan akan menjadi lebih kecil, seperti dari 20-40 /square menjadi 1-5

/square.

Gambar - Poly interconnect.

Poly interconnect biasanya diterapkan pada CMOS dengan gate yang terbuat

dari bahan silicide (gambar (a)). Poly interconnect ini sendiri terbagi menjadi dua

jenis. Jenis yang pertama adalah polycide, dimana hanya gate saja yang terbuat dari

bahan silicide bertumpuk dengan bahan polysilicon (gambar (b)). Jenis yang kedua

adalah salicide, dimana gate, source, dan drain semuanya terbuat dari bahan silicide

(gambar (c)).

Layout Design Rules

Layout rules, atau design rules, adalah suatu aturan yang telah ditetapkan untuk

mendesain suatu divais. Tujuan dari ditetapkannya aturan ini adalah untuk mendapatkan

suatu divais dengan hasil terbaik dalam ukuran sekecil mungkin tanpa mengorbankan

24

keandalan divais. Design rules bisa berupa aturan minimum ukuran atau spacing dari suatu

area poly, metal, atau contact pada suatu divais.

Dalam merancang suatu divais, sang circuit designer harus memperhatikan design

rules untuk menghindari kegagalan dalam proses fabrikasi divais setelahnya. Misalnya,

apabila ukuran suatu line yang didesain terlalu kecil maka akan memungkinkan terjadinya

putus kontak pada saat divais dijalankan (arus tidak dapat mengalir), atau apabila spacing

antara dua line yang berdekatan terlalu kecil maka akan memungkinkan terjadinya short

circuit antara kedua line itu.

Ada dua pendekatan yang biasa digunakan dalam design rules, yaitu:

Micron () Rules: feature size dan jarak minimum dalam satuan mikrometer.

Lambda () Rules: feature size dan jarak minimum dalam satuan lambda.

25

Gambar - CMOS layout rules.

Layer Representation

Proses lanjutan dari CMOS sendiri pada dasarnya kompleks dan kadang-kadang menghambat

visualisasi dari level pelapisan pada saat proses fabrikasi. Namun demikian, proses desain

26

dapat diabstraksikan agar mudah dikelola baik meliputi konsep layout, yang

merepresentasikan fitur fisik dalam suatu observasi yang pada akhirnya terbentuk suatu

silikon waffer. Level konsep yang cukup tinggi terhadap proses CMOS mengikuti fitur yakni

:

Dua substrat yang berbeda

Doping region dari material pembentuk transistor tipe p dan tipe n

Elektroda pada gate transistor

Interkoneksi antar bagian

Kontak dalam interlayer

Tipikal layer dari proses CMOS direpresentasikan dalam banyak figur, yakni :

Skema warnayang diajukan oleh JPL

Modifikasi skema warna agar terdapat perbedaan warna dengan NMOS dan

struktur CMOS

Tanda titik-titik

Bentuk garis

Atau gabungan dari semuanya,

Informasi terkait dengan tipikal layer untuk lebih jelasnya dapat dilihat pada gambar tabel

sebagai berikut,

27

Legenda atau tabel tersebut digunakan untuk mengindikasi kerja dari layer. Pada

level mask, beberapa layer mungkin diabaikan kejelasannya. Berikut juga disediakan tabel

mengenai encoding proses dari PMOS dan NMOS

28

Lambda Based Layout Rules

Semua bagian pada layer atau lapisan akan diubah dimensinya dalam satuan

dan kemudian nilai dapat dialokasikan yang sesuai sesuai dengan ukuran fitur dari proses

fabrikasi. Aturan dasar pada desain lambda layout adalah sebagai berikut ini :

Peraturan desain berdasarkan parameter tunggal,

Sederhana untuk desainer

lebar penerimaan

Menyediakan ukuran fitur cara independen menetapkan masker

Ukuran fitur minimum didefinisikan sebagai 2

Digunakan untuk melestarikan fitur topologi pada sebuah chip

Mencegah korslet, terbuka, kontak dari tergelincir keluar dari area yang akan

dihubungi

29

Aturan desain pada transistor juga harus memperhatikan jarak minimum antar

layer dari suatu device yang misalnya adalah

polysilicon metal

metal metal

diffusion diffusion and

minimum layer overlaps yang digunakan layout

30

Berikut merupakan contoh ukuran aturan desain transistor dengan ukuran menggunakan

dimennsi lambda yakni sebagai berikut :

Pada pemotongan ada tiga kemungkinan pendekatan dalam aturan dasar lambda

ini yaitu :

Poli Metal

Logam untuk Difusi

Kontak buried (poli untuk diff) atau kontak butting (poli untuk diff menggunakan

logam)

Berikut disajikan contoh dari layout CMOS dalam bentuk 2 dimensi ke bentuk 3 dimensi :

31

Pada lambda Based SOI Rules

Pada lambda Based SOI Rules atau apabila diartikan Aturan-aturan Lambda Berdasarkan

Silicon On Insulator merupakan aturan ukuran pada mask dalam satuan lambda. Aturan

tersebut meliputi mask pada Island, Implant, Poly, Contact, dan Metal.

Pada Island, aturan lambda yang berlaku diantaranya

- Lebar minimal island sebesar 2 lambda

- Jarak divais p ke divais n sebesar 2 lambda

- Jarak divais n ke divais n sebesar 3 lambda

- Jarak divais p ke divais p sebesar 3 lambda

Pada Implant, aturan lambdanya adalah

- Jarak antar implant sebesar lambda

- Apabila diletakkan menjadi satu,

sisa panjang dan lebar harus sebesar lambda

Pada Poly, aturan lambda yang berlaku adalah

- Lebar minimal poly sebesar 2 lambda

- Jarak antar poly sebesar 2 lambda

- Jarak poly ke island 2 lambda

32

- Lebar ujung island terhadap poly

sebesar 2 lambda

- Panjang poly yang diperbolehkan

melewati island sebesar 2 lambda

Pada Metal, aturannya adalah

- Lebar minimal metal sebesar 2 lambda

- Jarak minimal metal sebesar 2 lambda

- Lebar minimal apabila metal melebihi

contact sebesar lambda

Pada Contact, aturannya

- Lebar contact pada poly 2 lambda

- Lebar contact pada island 2 lambda

- Jarak dari ujung island lambda

Double Metal Design Rules

Selain itu, terdapat aturan desain yang disarankan pada dua metal, yaitu

- Pada metal 1, lebarnya 2 lambda dan

jarak antar metal 1 sebesar 3 lambda

- Pada metal 2, lebarnya sebesar 4 lambda

dan jarak antar metal 2 sebesar 4 lambda

- Via pada metal 1 dan metal 2 dimensinya

2lambda x 2lambda dengan jarak antar

via sebesar 2 lambda

- Spesifikasi Cut juga sama seperti pada Via

Design Rules Summary

33

Dalam desain komersial, aturan lambda cukup jarang digunakan dalam proses high

performance circuit. Terdapat aturan tambahan yang digunakan dalam beberapa proses.

Aturan tersebut diantaranya :

Perpanjangan polisilikon pada kontak metal exit wire.

Membedakan panjang gate transistor p dan n.

Membedakan perpanjangan polisilikon bergantung pada panjang divais atau

konstruksi divais.

Parameterisasi Proses

Penggunaan tools untuk mengidentifikasi struktur dan mendemostrasikan algoritma yang

digunakan untuk mengonstruksi strukstur. Parameterisasi proses dibuat agar tidak terjadi

kerancuan dalam merepresentasikan detail desain antar desainer satu dengan desainer yang

lain. Dalam parameterisasi proses terdapat tiga ketentuan:

a. Abstract layers

b. Spacing rules

c. Construction rules

Abstract Layers

Abstract layer merupakan konsep yang paling penting dalam proses sintesa maupun analisis.

Seperti yang terlihat pada gambar dibawah ini

34

Gambar menunjukkan bahwa setiap difusi memiliki bahasa pseudo nya masing-masing.

Seperti halnya difusi tipe n merupakan proses dari P well dan terdiri dari lapisan oxide yang

tipis dan kemudian ditambahkan dengan P well mask tanpa P plus. Sedangkan untuk difusi P

terdiri dari lapisan oxide yang tipis dan P plus tapi tidak menggunakan P well.

Spacing Rules

Seperti yang sudah dijelaskan pada subbab terdahulu, bahwa jarak antar layer merupakan

bagian yang penting karena setiap layer memiliki aturan tersendiri. Dalam mendesain pada

bahasa pseudo, terdapat aturannya juga. Seerti yang ditunjukkan pada gambar berikut

Construction Rules

Seiring dengan berkembangnya software untuk desain, para desainer CMOS tidak lagi harus

mengingat seluruh peraturan jarak antar kontak dan bagian lainnya. Karena dengan adanya

software beserta pseudocodenya, maka software akan secara otomatis memberikan jarak

sesuai dengan ketentuannya. Berikut merupakan beberapa contohnya:

35

Berikut merupakan salah satu contoh algoritma dalam membuat sebuah transistor p ataupun

n:

Pada algoritma tersebut, baris 2 hingga baris 4 akan menggambar kotak dengan warna putih,

dimana kotak tersebut menggambarkan lapisan tipis oksida. Sedangkan baris ke 6 hingga 8

akan menggambarkan kotak yang merupakan N transistor, sedangkan baris selanjutnya

adalah menggambar kotak yang merupakan P transistor, dimana antara N dan P merupakan

pilihan, tergantung dari keinginan pemakai. Dari contoh algoritma ini, maka lebar

keseluruhan transistor adalah W + 2 x GP_A_EXT, sedangkan panjangnya adalah PO_WID

+ 2 x TH_GP_EXT.

36

Dari penjelasan tersebut, kita bisa menghitung lebar dan panjang dari contoh struktur

transistor yang dicantumkan pada gambar di atas.

37

Kesimpulan

Dalam bab ini telah dijelaskan beberapa teknologi dalam memfabrikasi CMOS.

Dengan adanya teknologi tersebut, memungkinkan kita untuk merealisasikan apa yang telah

di desain sesuai dengan kebutuhan. Selain itu juga telah dijelaskan mengenai aturan-aturan

yang dibutuhkan dalam mendesain suatu struktur CMOS. Namun, pada aplikasinya,

peraturan-peraturan tersebut tidak terlalu penting untuk diingat oleh desainer karena

peraturan tersebut sudah terdapat pada software, sehingga saat kita membuat suatu transistor,

software yang akan memberikan jarak sehingga desainer tidak perlu memberikan jarak pada

desainnya karena sudah diberikan jarak secara otomatis oleh software desain yang ada.

~ Selesai ~