modulRLD

Praktikum Rangkaian Logika dan Digital

Daftar Isi...................................................1 Tata Tertib Praktikum RLD....................................3 Bab 1 BAB 22.1. 2.2. 2.3. 2.4. 2.5. 2.6. 2.7.

Pendahuluan........................................4 Gerbang Logika.....................................6INVERTER/NOT gate............................................ 6 AND gate..................................................... 6 NAND gate.................................................... 7 OR gate..................................................... 7 NOR gate.................................................... 8 X-OR gate................................................... 8 X-NOR gate.................................................. 9

Petunjuk Praktikum Percobaan I...............................5

BAB 33.1. 3.2. 3.3. 3.4. 3.5. 3.6. 3.7. 3.8. 3.9.

Logika Kombinasi..................................10Half Adder(Rangkaian setengah penjumlah).................... 10 Full Adder( Rangkaian penjumlah penuh)...................... 10 Half Subtractor(Rangkaian setengah pengurang)............... 11 Full Subtractor(Rangkaian pengurang penuh).................. 11 Dekoder..................................................... 12 Enkoder..................................................... 12 Multiplekser................................................ 13 Demultiplekser.............................................. 14 Komparator.................................................. 15

BAB 44.1. 4.2.

Penyederhanaan persamaan boolean..................16Penyederhanaan menggunakan dalil aljabar boolean ........... 16 Penyederhanaan dengan menggunakan metode K-Map.............. 17 4.2.1. Kondisi Acuh(Dont care condition).................. 17 4.2.2. Cara penggambaran map................................ 17 4.2.3. Langkah-langkah penyederhanaan dari sebuah fungsi 18 dengan menggunakan metode K-map.....................

BAB 55.1.

Sistem Bilangan...................................21Sistem bilangan desimal..................................... 21 5.1.1. Konversi ke sistem bilangan biner.................... 21 5.1.2. Konversi ke sistem bilangan heksadesimal............. 22

5.2.

Sistem bilangan biner....................................... 22 5.2.1. Konversi ke sistem bilangan desimal.................. 22

Divisi Logika & DigitalLaboratorium Komputer Gd. E lt. 5 Hal : 1

Praktikum Rangkaian Logika dan Digital5.2.2. Konversi ke sistem bilangan heksadesimal............. 23 5.3. Sistem bilangan heksadesimal......................... 5.3.1. Konversi ke sistem bilangan desimal....... 5.3.2. Konversi ke sistem bilangan biner........ 23 23 23

Petunjuk praktikum percobaan II............................. 24 BAB 66.1.

Electronics Workbench 5.12........................28Cara mengambil komponen yang akan digunakan................. 28 6.1.1. Logic gate/gerbang-gerbang logika.................... 28 6.1.2. Saklar/switch........................................ 28 6.1.3. LED(Light Emiting Diode)............................. 29 6.1.4. Power supply/sumber tegangan......................... 29 6.1.5. IC(Integrated Circuit)............................... 30

6.2.

Cara menarik garis penghubung antar komponen................ 30

6.3. Logic converter........................................30

Petunjuk praktikum percobaan III............................32 BAB 77.1

Protel 99 SE......................................33Mendesain PLD(Programmable Logic Control)..............337.1.1 7.1.2 Bahasan tentang file *.Pld........................... 36 Bahasan tentang file *.si............................ 37

7.2

Mendesain PCB(Printed Circuit Board)...................387.2.1. Pembuatan pcb wizard................................. 38 7.2.2. Penempatan komponen.................................. 39 7.2.3. Penempatan track(jalur).............................. 39 7.2.4. Mengubah ukuran track................................ 42 7.2.5. Mengubah ukuran pad.................................. 43 7.2.6. Penge-print-an hasil desain PCB...................... 43

Lampiran A.................................................. 44 Lampiran B.................................................. 45 Lampiran C.................................................. 47



1.

Praktikan tidak

harus

datang

tepat

pada

waktunya, praktikum

sesuai dan

dengan

jadwal untuk

praktikum yang telah ditentukan. Jika terlambat 15 menit, praktikan diperkenankan untuk mengikuti diwajibkan mendaftar ulang ke bagian administrasi.

2.3. 4.

Praktikan Sebelum

diwajibkan

untuk

membawa

kartu

praktikum diwajibkan

pada untuk

setiap mengisi

percobaan untuk ditandatangani oleh asisten yang bersangkutan. melaksanakan praktikum, praktikan daftar hadir pada form yang telah disediakan. Praktikan harus berpakaian rapih dan sopan. Dilarang memakai pakaian tanpa 5. kerah (kaos oblong) dan sandal, serta dilarang merokok dan membawa peralatan yang dapat mengganggu jadwal praktikum. Praktikan hendaklah memeriksa kelengkapan peralatan praktikum sebelum praktikum dimulai dan merapihkan serta menghitungnya kembali setelah selesai. Hendaklah penggunaan peralatan sesuai dengan pengarahan dari asisten, asisten, 6. jika maka terjadi biaya kerusakan perbaikan setelah mendapatkan oleh arahan dari yang ditanggung praktikan

bersangkutan. Pemberian nilai praktikum berikut: 7. Percobaan (keaktifan). Laporan dan kerapihan laporan. Alat (khusus percobaan 2 dan 3). setiap percobaan mengikuti kriteria sebagai

Praktikan yang tidak dapat mengikuti praktikum sesuai dengan jadwal yang telah ditentukan, harus melapor kepada asisten piket selambatlambatnya 1 hari sebelum pelaksanaan praktikum tersebut.

8.

Praktikan yang tidak membawa tugas pendahuluan yang diberikan oleh asisten tidak diperkenankan mengikuti praktikum dan diwajibkan untuk mendaftar susulan. ulang ke bagian administrasi untuk pelaksanaan praktikum

9.

Dispensasi/perubahan waktu hanya diberikan kepada mereka yang benarbenar mempunyai alasan yang sah, dengan disertai bukti-bukti, antara lain: Sakit. Ada Quiz/ujian. Bentrok dengan praktikum yang lain.



Sistem logika dan digital menggunakan sinyal yang mempunyai nilai yang berbeda dan menggunakan unsur rangkaian yang mempunyai dua keadaan stabil, nol dan satu. Apakah suatu tindakan itu baik atau buruk?, apakah suatu keputusan benar atau salah?, apakah jawabannya ya atau tidak?. Seringkali jalan pikiran dan logika kita berurusan dengan upaya untuk mencari jawaban dari pertanyaan yang mempunyai dua nilai seperti diatas. Logika dua nilai itu sangat mempengaruhi pemikiran Aristoteles serta para matematikawan yang merasakan adanya hubungan antara logika itu dengan suatu proses aljabar. De Morgan membuka jalan yang menghubungkan logika dengan matematika, tetapi Boole(1854) yang berhasil menyatukannya. Boole menciptakan suatu aljabar baru yang menggantikan metode Aristoteles. Metode aljabar Boole digunakan untuk menguraikan, memanipulasi, menyederhanakan pernyataan logika dengan cara yang sistematik. Keunggulan metode Boole ini terletak pada kesederhanaan dan ketepatannya. Aljabar Boole tidak mempunyai dampak terhadap dunia teknik sampai Shannon (1938) menerapkan aljabar baru tersebut untuk rangkaian pengalihan telepon (Telephone Switching Circuit). Karena suatu saklar pengalih adalah suatu peralatan biner (terhubung atau terputus), Shannon dapat menganalisis dan merancang rangkaian pengalih itu dengan menggunakan aljabar Boole. Pada saat ini, khususnya dalam bidang elektronika, penggunaan teknik digital telah banyak menggantikan kerja yang sebelumnya menggunakan teknik analog. Alasan utama terjadinya pergeseran menuju teknologi digital itu adalah sebagai berikut: 1. Sistem digital lebih mudah dirancang. 2. Penyimpanan informasi mudah dilakukan. 3. Ketepatan dan ketelitian lebih tinggi. 4. Operasinya dapat dengan mudah diprogramkan. 5. Sistem digital lebih kebal terhadap derau (noise). 6. Lebih banyak rangkaian digital sistem yang dapat dibuat dalam bentuk dunia chip nyata rangkaian terpadu (IC Integrated circuit). Satu-satunya kekurangan digital adalah karena sesungguhnya adalah sistem analog. Hampir semua besaran fisik di alam ini bersifat analog, dan besaran itulah yang merupakan masukan dan keluaran yang dapat dipantau , yang diolah dan dikendalikan oleh sistem.



Tujuan Percobaan: Mempelajari dan memahami sifat-sifat dan fungsi dari suatu gerbang logika dan logika kombinasi. Menyederhanakan persamaan logika dengan menggunakan dalil-dalil aljabar boolean, Karnaugh Map, Quine Mc Cluskey. bilangan yang lainnya. Tugas Pendahuluan: Tulis semua simbol logic gate, realisasi gate dengan gate, dan truth table yang berada pada bab 2 dan 3 pada kertas double folio bergaris (tulis tangan). Baca teori tentang penyederhanaan persamaan boolean dan sistem bilangan. Mengkonversikan suatu sistem bilangan ke sistem

Peralatan yang digunakan:1. 1 buah logic trainer INTIKIT CK 353 lengkap dengan power supply 5 V. 2. 4 buah IC 7400 (Quad 2 input Nand gate). 3. 2 buah IC 7404 (Hex Inverter). 4. 3 buah IC 7410 (Triple 3 input Nand gate). 5. Kabel-kabel penghubung.

Langkah-langkah yang perlu diperhatikan1. Tentukan gate yang akan diuji dan pahami persamaan Booleannya. 2. Amati dan pahami setiap rangkaian gate yang dimaksud. 3. Tentukan dan letakkan tiap-tiap IC TTL yang dimaksud pada Logic Trainer dengan benar (perhatikan antara Vcc 5 V dan Ground 0 V). 4. Hubungkan input/output tiap gate pada IC TTL yang dimaksud dengan memperhatikan jenis rangkaian yang akan diuji. 5. Perhatikan saklar dan Led yang digunakan sebagai variabel input/output. 6. Isi setiap tabel kebenaran (truth table) pada jenis rangkaian yang dimaksud. Nilai output 1 diberikan jika led menyala dan nilai output 0 diberikan jika led mati. Laporan percobaan I: Berisi laporan pendahuluan yang sudah berisi data hasil percobaan ditambah dengan soal asli + jawaban dari soal-soal yang diberikan oleh asisten yang bersangkutan, percobaan I. dan dikumpulkan 2 hari setelah pelaksanaan praktikum



Gerbang-gerbang persamaan yang

logika

merupakan dalam

dasar

untuk Boolean.

merealisasikan

semua

dinyatakan

aljabar

Persamaan-persamaan

tersebut dapat direalisasikan dengan menggunakan IC Transistor-Transistor Logic (TTL) dengan tipe 74XX yang sesuai (misalnya: 7400, 7404, 7410, 7420, dsb). IC TTL ini membutuhkan tegangan sebesar 5 Volt, yang biasanya terdapat pada pin 7(0 Volt) dan pin 14(5 Volt). Pada umumnya desain dasar sebuah IC TTL 74XX dapat dilihat pada gambar dibawah ini.

2.1. INVERTER/NOT GateSimbol:

Realisasi INVERTER dengan menggunakan 1 buah IC 7404:

A 0 1

Y

2.2. AND GateSimbol:

Realisasi AND gate dengan menggunakan 1 buah INVERTER dan 1 buah NAND gate:



Realisasi AND gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404:

A 0 0 1 1

B 0 1 0 1

Y

2.3. NAND GateSimbol:

Realisasi NAND gate dengan menggunakan 1 buah IC 7400:

A 0 0 1 1

B 0 1 0 1

Y

2.4. OR GateSimbol:

Realisasi OR gate dengan menggunakan 2 buah INVERTER dan 1 buah NAND gate:

Realisasi OR gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404:



A 0 0 1 1

B 0 1 0 1

Y

2.5. NOR GateSimbol:

Realisasi NOR gate dengan menggunakan 3 buah INVERTER dan 1 buah NAND gate:

Realisasi NOR gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404:

A 0 0 1 1

B 0 1 0 1

Y

2.6. EXCLUSIVE-OR/X-OR GateSimbol:

Realisasi X-OR gate menggunakan 2 buah INVERTER dan 3 buah NAND gate:



Realisasi X-OR gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404:

A 0 0 1 1

B 0 1 0 1

Y

2.7. EXCLUSIVE-NOR/X-NOR GateSimbol:

Realisasi X-NOR gate dengan menggunakan 2 buah INVERTER dan 3 buah NAND gate:

Realisasi X-NOR gate dengan menggunakan 1 buah IC 7400 dan 1 buah IC 7404:

A 0 0 1 1

B 0 1 0 1

Y



Rangkaian kombinasi terdiri dari variabel masukan, gerbang logika, dan variabel keluaran tetapi tidak mempunyai jalur umpan balik.

3.1. HALF ADDER (Rangkaian setengah penjumlah)Rangkaian logika kombinasi yang melakukan operasi penjumlahan dua bit. Realisasi Half Adder menggunakan 1 INVERTER, 1 NAND gate, 1 X-OR gate:

A 0 0 1 1

B 0 1 0 1

Sum

Carry

3.2. FULL ADDER (Rangkaian penjumlah penuh)Rangkaian logika kombinasi yang melakukan operasi penjumlahan 3 bit. Realisasi Full Adder menggunakan 3 buah NAND gate dan 2 buah X-OR gate:

Divisi Logika & DigitalLaboratorium Komputer Gd. E lt. 5 Hal : 1 0


A 0 0 0 0

B 0 0 1 1

C 0 1 0 1

Sum

Carry

A 1 1 1 1

B 0 0 1 1

C 0 1 0 1

Sum

Carry

3.3. HALF SUBTRACTOR (Rangkaian setengah pengurang)Rangkaian logika kombinasi yang melakukan operasi pengurangan 2 bit, dan menghasilkan selisih kedua bit tersebut. Realisasi Half Subtractor menggunakan 2 buah INVERTER, 1 buah NAND gate, dan 1 buah X-OR gate:

A 0 0 1 1

B 0 1 0 1

Difference

Borrow

3.4. FULL SUBTRACTOR (Rangkaian pengurang penuh)Rangkaian logika kombinasi yang melakukan operasi pengurangan 2 bit, dengan memperhitungkan bahwa 1 telah dan 2 buah X-OR gate: dipinjam oleh tingkat yang lebih rendah. Realisasi Full Subtractor menggunakan 2 buah INVERTER, 2 buah NAND gate,



A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

Difference

Borrow

3.5. DEKODERRangkaian logika kombinasin

yang

mengubah

suatu

sandi

biner

dengan

n

variabel masukan menjadi 2 saluran keluaran. Realisasi rangkaian dekoder 2-ke-4 menggunakan 6 buah INVERTER dan 4 buah NAND gate:

3.6. ENKODERRangkaian logika kombinasi yang menerima 2n saluran masukan, satu untuk setiap informasi diskret, dan menghasilkan suatu sandi biner dengan n saluran keluaran. Dalam berbagai keadaan, maka suatu saat akan timbul beberapa input yang mempunyai nilai logic yang sama. Oleh karena itu, kita mengenal desain Priority Encoder, yang dapat kita definisikan sebagai enkoder yang menggunakan prioritas pada semua input-inputnya. Misal, kita ambil contoh


Praktikum Rangkaian Logika dan Digitalpada 10 to 4 priority encoder dengan D0 berprioritas rendah (LSB) dan D9 memiliki prioritas tertinggi (MSB). Sehingga apabila dalam waktu bersamaan keduanya mempunyai input dengan nilai logic yang sama, maka untuk untuk High Priority Encoder, sebaliknya. Realisasi rangkaian enkoder 4-ke-2 dengan menggunakan 2 buah gerbang OR: Low Priority Encoder akan menghasilkan output D0 bernilai logic 1, sedangkan

3.7. MULTIPLEKSERRangkaian logika kombinasin

yang

memilih

sinyal.

Secara

umum

suatu

multiplekser dengan 2 masukan dan 1 keluaran memerlukan n saluran pemilih. Desain multiplekser 4-ke-1:

Realisasi rangkaian multiplekser 4-ke-1 dengan menggunakan 2 buah INVERTER dan 5 buah gerbang NAND:



B 0 0 1 1

A 0 1 0 1

Input Output (Y)

3.8. DEMULTIPLEKSERRangkaian logika kombinasi yang menerima informasi dari beberapa saluran dan membagikannya ke tujuan yang jumlahnya lebih banyak. Demultiplekser merupakan kebalikan dari multiplekser. Demultiplekser dapat dimisalkan sebagai penyalur data (data selector), mempunyai 1 masukan dan menghasilkan banyak keluaran. Suatu demultiplekser dapat berfungsi sebagai rangkaian dekoder jika masukan tunggal itu dihubungkan secara permanen dengan suatu sinyal yang bersesuaian dengan logika-1. Desain demultiplekser 1-ke-4:

Realisasi dengan

demultiplekser menggunakan 6

1-ke-4 buah

INVERTER dan 4 buah NAND gate:

3.9. KomparatorRangkaian logika kombinasi yang

Selector A B 0 0 0 1 1 0 1 1

Input Y3

Outpu t Y2 Y1

Y0

dapat membandingkan dua bilangan A dan B, dan menentukan besar relatifnya.


Praktikum Rangkaian Logika dan DigitalHasil perbandingan itu diperagakan disini dengan tiga keluaran yang

menunjukkan apakah A>B, A=B , A Nama file

Nim anda g16v8 Nama anda


Praktikum Rangkaian Logika dan Digital Company Assembly Location Format : : : : Universitas Trisakti Teknik Elektro Lab RLD Kosongkan

7.8.

Setelah itu anda klik Next | Text Editor | Next | Next | isi jumlah I/O pin yang diperlukan | Next | Next | Finish. Setelah anda melakukan langkah-langkah diatas akan muncul sebuah file *.pld. Di atas sudah dibahas, bahwa kita membutuhkan file *.pld dan file *.si, maka untuk membuat file *.si caranya adalah sebagai berikut:

Pada posisi file *.pld, padatoolbar Copy As, klik lalu File pada | Save bagian

Name hapus kata Copy of, dan ganti ekstensinya dari *.pld ke *.si, lalu pada bagian Format pilih PLD Simulation Input Files (*.si) | OK.

9.

Kemudian pada bar explorer akan bertambah suatu file dengan ekstensi *.si, lalu klik file *.si tersebut, yang perlu anda ubah hanya pada bagian /**Inputs**/ sampai dengan /**Logic Equations**/ beserta isinya, oleh karena itu hapus isi file mulai bagian /**Inputs**/ sampai dengan bagian /**Logic Equations**/. Dan bagian yang terhapus tersebut diganti dengan ekspresi ORDER dan Vectors seperti pada contoh file *.si yang akan diberikan.

10.

Pada file *.pld, bagian /**Inputs**/ dan /**Outputs**/ digunakan untuk mendeklarasikan variabel pin I/O yang akan anda gunakan. Bagian Declarations and Intermediate Variables digunakan untuk mendefinisikan variabel yang bukan variabel I/O yang berbentuk persamaan yang dipakai oleh banyak variabel pada bagian /**logic Equations**/, serta untuk mempermudah pengertian dari sebuah desain. Bagian /**Logic Equations**/ digunakan untuk menuliskan persamaan aljabar Boolean.



Pada saat meng-compile anda dapat menggunakan pilihan virtual pada bagian device. Ini memungkinkan anda untuk memastikan bahwa desain anda akan berhasil di-compile, sebaik pada saat meng-compile file *.pld yang pas jumlah literal persamaannya. Pilihan virtual memungkinkan kita untuk mendesain sebuah PLD tanpa harus memikirkan arsitektur target yang digunakan. Pilihan virtual juga memungkinkan sebuah desain memuat jumlah pin dan jumlah literal persamaan yang tidak terbatas jumlahnya. Jumlah pin dan literal persamaan adalah alasan yang menyebabkan kita harus mengganti device target yang lebih besar (yang memuat I/O lebih banyak).

11.

Pada

posisi

file

*.pld,

klik

PLD

|

Configure.

Pada

bagian

target

device klik Change, pada bagian Device Type pilih GAL, lalu pada bagian Device Name pilih g16v8 yang terletak paling atas, lalu klik OK. Pada bagian Optimizations beri tanda cek Keep XOR (do not expand to And-Or), lalu pada bagian Logic Minimization pilih Quine Mc Cluskey. Pilihan Quine Mc-Cluskey adalah algoritma yang terbaik untuk arsitektur PAL. Setelah selesai klik OK. Proses configure akan menghasilkan file *.cfg. proses configure ini berguna untuk mengkonversikan file *.jed dari PAL To GAL.

12.

Setelah melakukan proses configure, masih dalam posisi file *.pld klik PLD | Compile pada toolbar. Jika file *.pld yang anda buat tidak ada kesalahan (tanpa ada Error) maka secara otomatis anda akan mendapatkan file *.abs, *.rep, *.lst, *.jed. Jika pada saat meng-compile anda mengalami Error, kesalahannya dapat anda lihat pada file *.lst.

13.

Pada file *.si, bagian ORDER digunakan untuk mendeklarasikan variabel yang akan digunakan pada proses simulasi, dan untuk menerangkan


Praktikum Rangkaian Logika dan Digitalbagaimana variabel itu akan ditampilkan. Bagian Vectors digunakan untuk meletakkan tabel kebenaran (truth table).

14.

Setelah anda selesai mengisikan data-data pada file *.si, klik PLD | Simulate. Jika file *.si yang anda buat tidak ada kesalahan, maka secara otomatis anda akan mendapatkan dua file tambahan yaitu file *.so dan file *.wo. Jika pada saat simulasi anda mengalami error, kesalahannya dapat anda lihat pada file *.wo. Tetapi jika anda yakin bahwa tabel kebenaran yang anda buat pada file *.si sudah benar, maka anda harus membetulkan kesalahan pada file *.pld. Karena anda mungkin salah dalam memasukkan persamaan, atau persamaan yang anda masukkan tidak sama dengan data tabel kebenaran pada file *.si. Jika mengalami error pada saat simulasi seperti yang sudah dijelaskan diatas jangan membetulkan kesalahan pada file *.si sesuai dengan data kesalahan yang diberikan pada file *.wo. Compile dan simulasi memang akan berhasil, tetapi alat yang anda buat akan mengalami kesalahan pada saat diuji/dites.

15.

Jika

pada

saat

pertama

kali

anda

melakukan

compile

dan

simulate

mengalami kegagalan, dan jika yang kedua kali compile dan simulate yang anda lakukan berhasil maka anda harus melakukan compile dan simulate untuk yang ketiga kalinya, tetapi sebelum itu hapus dulu semua file yang dihasilkan pada saat compile dan simulate.

7.1.1. Bahasan tentang file *.pldPada intinya file *.pld digunakan untuk mendeklarasikan pin I/O yang akan digunakan dan yntuk menuliskan persamaan logic yang telah kita buat. Berikut adalah listing dari sebuah file *.pld yang belum terisi: Name Partno Revision Date Designer Company Assembly Location Device Format xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx ; ; ; ; ; ; ; ; ; ;

/*********************************************************************/ /* */ /*********************************************************************/ /** Inputs **/ Pin = ; /** Pin = ; /** **/ **/



/**Outputs**/ Pin = ; /** Pin = ; /**

**/ **/ **/

/** Declarations and Intermediate Variables /** Logic Equations **/ Penjelasan:

1. Setiap pindah baris harus diakhiri dengan tanda (;).

2. Bagian /**

**/ digunakan untuk memberikan keterangan atau komentar.

3. Bagian Header Information seperti Name, Partno, Revision dan yanglainnya akan terisi secara otomatis jika anda mengisikan data-data yang diminta pada poin no.6. Isilah bagian inputs dan outputs dengan variabel-variabel yang anda tentukan sendiri. 4. Penentuan nomor pin dijelaskan sebagai berikut: Isilah bagian inputs dengan nomor pin 1 s/d pin 9 dan pin 11 sesuai dengan jumlah input yang anda perlukan. Isilah bagian outputs dengan nomor pin 12 s/d 19 sesuai dengan jumlah output yang anda perlukan. Pin nomor 10 & 20 dihubungkan ke sumber tegangan. Ketentuan pin diatas pada poin no.4 hanya berlaku untuk tipe IC AMD PALCE16V8H, LATTICE GAL16v8, atau dari produsen lain dengan tipe 16v8

4. Setiap variabel input dan output antara huruf besar [A] dan huruf kecil[a] sangat berpengaruh, dan merupakan dua variabel yang berbeda.

5. Bagian

Declaration

and

Intermediate

Variables

merupakan

tempat

mendeklarasikan varaiabel yang berbentuk persamaan, yang akan dipakai berulang kali pada bagian Logic Equations. 6. Bagian Logic Equations merupakan bagian yang memuat persamaan akhir. 7. Ekspresi logika yang dapat digunakan adalah AND = &, OR = #, NOT = !, XOR = $.

7.1.2. Bahasan tentang file *.siPada dasarnya file *.si merupakan bentuk dari permintaan input dan hasil output dari suatu persamaan logika. Pada bagian input hanya berisi bilangan biner 0, 1, serta X untuk kondisi Dont care, sedangkan pada bagian output berisi variabel H(High), L(Low), X(Dont Care). Berikut adalah listing dari sebuah file *.si yang belum terisi: Name Partno Revision Date Designer Company Assembly Location Device xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx xxxxx ; ; ; ; ; ; ; ; ;


Praktikum Rangkaian Logika dan DigitalFormat xxxxx ;

/*********************************************************************/ /* */ /*********************************************************************/ ORDER: Vectors: $msg 1. Setiap pindah baris harus diakhiri dengan tanda (;).

2. Bagian /**

**/ digunakan untuk memberikan keterangan atau komentar,

3. Bagian Header Information seperti Name, Partno, Revision dan lainnyaakan terisi secara otomatis jika anda mengisikan data-data yang diminta pada poin no.6. Isilah bagian inputs dan outputs dengan variabelvariabel yang anda tentukan sendiri.

4. Bagian

ORDER

digunakan

untuk

mendeklarasikan diselingi

variabel %X (X

I/O

yang

digunakan, lainnya).

secara

berurutan

dengan

oleh

menandakan

jumlah spasi yang anda inginkan antara satu variabel dengan variabel

5. Bagian Vectors juga digunakan untuk mendeklarasikan variabel I/O yangdigunakan, tetapi kali ini diberi spasi sesuai dengan banyaknya spasi yang telah anda tentukan pada bagian ORDER. Penulisan variabel ini diletakkan setelah anda menuliskan variabel $msg(variabel). 6. Pada bagian akhir anda masukkan nilai-nilai input dan variabel output sesuai dengan data yang anda miliki. Contoh: ORDER: A,%1,B,%1,C,%1,D,%1,E,%1,F,%3,Z; Vectors: $msgA B C D E F (1 000000 000001 000010 000011 input L H L H output z 3) spasi

7.2. Mendesain sebuah PCBPada bagian ini anda akan diajarkan bagaimana caranya mendesain sebuah PCB (Printed Circuit Board) dengan menggunakan bantuan software PROTEL 99 SE.

7.2.1. Pembuatan PCB WizardDivisi Logika & DigitalLaboratorium Komputer Gd. E lt. 5 Hal : 3 8

Praktikum Rangkaian Logika dan Digital 1. 2. 3.Jalankan program Protel 99 SE dengan mengklik icon Protel 99 SE di desktop atau di dalam start menu | Programs. Pada toolbars klik File | New. Ubah nama database (xxxx.ddb) pada bagian Database file name, ubah lokasi penyimpanan pada bagian Database Location, dan beri Password dengan mengklik bar Password bila perlu.

4. 5. 6. 7.

Pada layar kosong, klik kanan lalu pilih New | Wizard | Printed Circuit Board Wizard | OK | Next. Anda telah masuk ke menu Board Wizard | Next. Pada bagian units pilih imperial dan Custom made board | Next. Atur ukuran-ukuran yang anda inginkan pada PCB yang akan anda buat, pengaturan ini juga dapat dilakukan secara manual pada saat anda mendesain PCB di workspace anda, tentukan bentuk PCB dengan mengatur bagin Inner & Corner Cuttoff, jika anda ingin berbentuk kotak hilangkan tanda cek pada Inner & Corner Cutoff | Next | Next.

8. 9. 10. 11. 12.

Isi keterangan-keterangan untuk title block | Next. Pada bagian Layer Stack pilih Two Layer Non Plated | Next. Pada bagian routing via style pilih thruhole Vias Only | Next. Pada bagian Routing Technology pilih Through-hole components dan

one/two/three track sesuai dengan kebutuhan | Next. Atur ukuran Track Size, Via Width, Via Hole Size, Minimum Clearance | Next | Next | Finish. 13. Anda sudah mempunyai sebuah PCB kosong yang siap diisi dengan komponen yang anda butuhkan.

7.2.2. Penempatan Komponen1. 2. 3. 4. 5. 6.7. Pada bagian sebelah kiri klik bar Browse PCB. Pada bagian Browse pilih Libraries. Gunakan Add/Remove untuk menambah atau mengurangi library yang berada pada Program Files | Design Explorer 99 SE | Library | PCB. Gunakan Browse untuk melihat semua komponen yang terdapat pada library tersebut. Gunakan edit untuk mengubah bentuk komponen yang bersangkutan. Gunakan Place untuk menempatkan komponen pilihan anda ke dalam PCB anda, lalu drop di worksheet anda. Untuk IC yang kita gunakan pilih Dip 14 untuk IC TTL dan DIP 20 untuk IC PAL.

8.

Jangan lupa untuk memberi nama pada setiap komponen yang akan anda gunakan dengan cara mengklik dua kali pada komponen yang bersangkutan, lalu ketikkan nama yang anda inginkan komponen pada ini bar Properties berguna bagian untuk designator (bebas). Penamaan sangat

pembuatan file *.net yang akan dijelaskan nanti.


Praktikum Rangkaian Logika dan Digital9. Prosedur tersebut berlaku untuk setiap komponen yang akan anda gunakan. Setiap komponen yang anda gunakan harus mempunyai designator yang berbeda, karena jika tidak akan menyebabkan error pada saat anda meng-execute file *.net.

7.2.3. Penempatan Track1. 2.3. 4. Setelah anda menempatkan dan memberi nama semua komponen yang akan anda gunakan klik Design | Netlist Manager. Klik menu yang terletak di kiri bawah, lalu klik option Export Netlist from PCB | Yes. Sekarang anda sudah mempunyai file *.net dari PCB yang anda desain. File *.net berisi semua informasi mengenai semua komponen yang anda pergunakan dalam mendesain sebuah PCB dan informasi mengenai jalur jalur yang akan melalui kaki-kaki komponen. Dalam hal ini untuk setiap track yang anda buat akan diimpelementasikan dalam bentuk Net 1, Net 2, dst. Untuk itu anda perlu menuliskan sedemikian rupa, sehingga untuk setiap Net (Net 1, Net 2, dst) hanya akan melalui kaki-kaki komponen yang hanya anda inginkan.

5.

Geser slider ke arah paling bawah lalu mulai tuliskan net-net yang anda butuhkan. Mengenai cara penulisannya akan dijelaskan berikut ini.



6.

Cara untuk membuat file *.net, lihat gambar!. Untuk menghubungkan titik 2 dari komponen R4 ke titik 3 pada komponen IC1, maka kita harus menulis pada file *.net sbb: ( Net 1 R4-2 IC1-3 )

Ingat !!! Setiap net hanya untuk menghubungkan satu jalur. Penulisan suatu net harus diawali dengan tanda ( dan diakhiri oleh tanda ). Nama komponen dengan kaki komponen dibatasi dengan tanda dash (-) Berilah nama untuk setiap komponen sebelum membuat file *.net, seperti yang telah dijelaskan diatas. Untuk mengetahui suatu kaki komponen adalah kaki yang ke 1,2,3, dst, klik dua kali pada kaki tersebut dan lihat bagian designator pada bar properties, atau anda zoom sampai terlihat tulisan pada kakinya. Untuk penamaan komponen terserah anda, tetapi sebaiknya yang pendekpendek saja untuk memudahkan anda dalam membuat file *.net.

7. 8. 9.

Setelah anda yakin dalam membuat file *.net, save file anda dengan cara mengklik icon bergambar disket pada toolbars atau melalui File | Save. Langkah berikutnya anda kembali ke file *.pcb anda. Pada toolbars klik Design | Load Nets..., lalu akan muncul jendela seperti dibawah ini.



10. 11.

Klik browse untuk menentukan lokasi tempat anda menyimpan file *.net yang anda buat, lalu klik file *net yang dimaksud lalu klik OK. Pada tampilan berikut, pada kolom akan tampil data-data tentang jalurjalur yang anda buat melalui file *.net. dan hasil harus tanpa error. Jika ada error anda kembali ke dalam file *.net dan betulkan kesalahannya disana. Jika tidak ada kesalahan anda klik execute. Anda akan kembali ke file *.pcb desain. dengan sedikit perubahan pada pcb yang anda

12.

Pada

toolbars

klik

Auto

Route

|

All,

maka

secara

otomatis

akan

terbentuk jalur-jalur yang menghubungkan kaki-kaki komponen yang anda inginkan.

13.

Jika

setelah

proses

Auto

Route

selesai,

dan

jalur

yang

anda

buat

menghasilkan warna hijau itu berarti jalur yang satu bertabrakan dengan jalur yang lain, mungkin anda salah dalam menempatkan komponen, terlalu jauh atau alasan yang lainnya. Anda hanya perlu melakukan proses Auto Route ulang dengan cara mengklik Tools | Un-route | All, geser komponen-komponen yang jalurnya mendapat warna hijau lalu klik Auto Route | All. Jika jalur anda menghasilkan dua buah warna merah dan biru maka pcb anda diset untuk two layer mode, maka untuk merubahnya ke one layer mode anda klik Design | Rules, lalu pada bar Routing anda pilih Routing Layers, klik dua kali tulisan Routing Layers pada bagian Name, lalu akan muncul menu seperti dibawah ini:



Lalu pada bagian Rule Attributes geser slider hingga paling bawah, lalu ubah option Bottom Layer menjadi Not Used | OK | Close. Dan anda hanya perlu melakukan proses Auto Route ulang.

7.2.4. Mengubah ukuran TrackJika track yang ingin anda ubah ukurannya hanya 1 saja, maka yang harus anda lakukan adalah mengklik track yang bersangkutan sebanyak dua kali sampai muncul menu track, lalu anda ubah sesuai ukurannya dengan pada yang bagian width anda kehendaki.

Perlu anda ketahui 1mm = 40 mil.

Jika anda ingin mengubah semua track pada desain pcb anda sehingga semua track mempunyai Design geser ukuran | Rules, yang pada sama bar maka yang perlu anda lakukan adalah mengklik Routing, slider sampai bawah

dan pilih Width Constrain, lalu klik dua kali tulisan width pada bagian Name, lalu akan muncul menu Max-Min Width Rule, ubah ukuran max, min, preffered width sesuai dengan yang anda kehendaki, lalu klik OK | Close. Dan anda hanya perlu melakukan proses Auto Route ulang.

7.2.5. Mengubah ukuran Pad Jika anda ingin mengubah ukuran Pad, maka double-klik Pad yang bersangkutan dan muncul menu Pad, lalu anda ubah ukurannya pada bar properties bagian X-Size, Y-Size, bagian Shape untuk menentukan bentuk pad anda, dan bagian hole size untuk menentukan besar lubang pengeboran.


Praktikum Rangkaian Logika dan Digital Jika anda ingin mengubah semua ukuran pad pada desain pcb anda, yang harus anda lakukan sama seperti pada point 1, tetapi kali ini setelah menentukan ukuran-ukuran yang anda kehendaki anda klik menu Global, lalu anda ubah option Change Scope dari seperti yang sudah dijelaskan diatas. All FREE Primitives menjadi All Primitives | OK. Dan anda hanya perlu melakukan proses Auto Route ulang

7.2.6. Penge-print-an hasil desain PCBUntuk mencetak PCB hasil rancangan anda ke dalam kertas anda hanya perlu mengklik File | Print/Preview, lalu akan muncul sebuah file baru yaitu *.PPC. file *. PPC akan memperlihatkan hasil rancangan anda yang akan dicetak ke sebuah kertas, file ini serupa dengan fungsi preview pada software-software yang lain. Disana anda akan melihat skema anda bercampur dengan gambar komponen yang anda gunakan. Tentunya untuk membuat suatu PCB diperlukan skema yang hanya terdiri dari jalur-jalurnya saja. Jika anda langsung mengklik icon printer atau mengklik File | Print Job maka gambar komponen dan semua atribut akan ikut tercetak, untuk mencegahnya klik bar browse PCBPrint lalu buka menu Multilayer Composite Print, disitu akan terdapat option Top Layer, Bottom Layer, Top Overlay, Mechanical 4, Keepout Layer, Multi Layer.

Top layer adalah track bagian atas pada desain PCB anda. Bottom Layer adalah track bagian bawah, layer ini akan terlihat jika anda tidak mematikan option Bottom layer pada penjelasan diatas. Top Overlay adalah gambar komponen-komponen yang anda gunakan Mechanical 4 adalah bagian Tittle Block and scale, Legend String,

Dimension Lines

pada desain PCB anda.

Keepout Layer adalah garis tepi pada PCB anda dan string-string yang anda sertakan. Multi Layer adalah pad pada komponen-komponen yang gunakan.

Oleh karena itu jika anda hanya ingin mencetak jalur PCB-nya saja delete option Top Overlay, dan Mechanical 4, sedangkan option Bottom Layer itu terserah kepada anda, karena jika anda sudah mematikan fungsi bottom layer option bottom layer tersebut tidak berpengaruh jika di delete atau tidak. Setelah proses diatas dilakukan klik File | Print Job. Maka anda akan mendapatkan hasil cetakan hanya berupa jalur dan string-string yang anda sertakan saja.



DALIL-DALIL DAN TEOREMA ALJABAR BOOLEAN1. X = 1 atau X = 0 2. 1 1 = 1 3. 1 0 = 0 1 = 0 4. 0 0 = 0 5. 1 = 0

Dalil-dalil

6. 0 +0 = 0 1 7. 1 +0 =0 + =1 8. 1 +1 = 1 9. 0 = 1

1a. 2a. 3a. 4a. 5a. 6a. 7a.

0 X =0 1 X = X X X = XX X =0

Teorema1b. 2b. 3b. 4b. 5b. 6b. 7b.

1 +X = 1 0 +X = X X +X = XX + X = 1

X Y = Y XX Y Z = ( X Y ) Z = X (Y Z )

X + X =Y + X

X +Y +Z = ( X +Y ) +Z = X +(Y +Z )X Y ......... =X + + Z Y ........... + Z X + + Y ......... + =X Z Y ........... Z

8a. 9a. 10a. 11a. 12a. 13a. 14a.( X Y ) +( X Z ) +(Y Z ) =( X Y ) +( X Z )

8b.( X Y ) +( X Z ) = X (Y + Z )( X Y ) +( X Y ) = X

f ( X , Y ,........, Z , ) =f ( X , Y ,........., Z ,+ ) ,+ ,

X +( X Y ) = XX +( X ) = X + Y Y ( Z X ) +( Z X Y ) = ( Z X ) +( Z Y )

9b. 10b. 11b. 12b. 13b. 14b.

( X +Y ) ( X + Z ) = X +(Y Z )( X + ) ( X + ) = X Y Y

X ( X +Y ) = XX ( X +Y ) = X Y

( Z + X ) ( Z +X +Y ) =( Z +X ) ( Z +Y )

( X +Y ) ( X +Z ) (Y +Z ) =( X +Y ) ( X +Z )

15a. ( X Y ) +( X Z ) =( X +Z ) ( X +Y ) 16a.

15b. 16b.

( X +Y ) ( X + Z ) =( X Z ) +( X Y )

X f ( X , X , Y ,........, Z ) =X f (1,0, Y ,.....ZX +f ( X , X , Y ,........, Z ) =X +f (1,0, Y ,.....Z ) )



IC TTL (Transistor-Transistor Logic)No.Se ri 7400 7401 7402 7403 7404 7405 7406 7407 7408 7409 7410 7411 7412 7413 7414 7416 7417 7420 7421 7422 7423 7425 7426 7427 7428 7430 7432 7437 7438 7439 7440 7441 7442 7443 7444 7445 7446 7447 7448 7450 7451 7452 7453 Keterangan Quad 2-input NAND gates Quad 2-input NAND gates(open collector) Quad 2-input NOR gates Quad 2-input NOR gates (open collector) Hex inverters Hex inverters (open collector) Hex inverters buffer-driver Hex buffer-drivers Quad 2-input AND gates Quad 2-input AND gates(open collector) Triple 3-input NAND gates Triple 3-input AND gates Triple 3-input AND gates(open collector) Dual Schmitt Triggers Hex Schmitt Triggers Hex inverter buffer-drivers Hex buffer-drivers Dual 4-input NAND gates Dual 4-input AND gates Dual 4-input NAND gates(open collector) Expandable dual 4-input NOR gates Dual 4-input NOR gates Quad 2-input TTL-MOS interface NAND gates Triple 3-input NOR gates Quad 2-input NOR buffer 8-input NAND gates Quad 2-input OR gates Quad 2-input NAND buffers Quad 2-input NAND buffers(open collector) Quad 2-input NAND buffers(open collector) Dual 4-input NAND buffer BCD-to-decimal decoder-nixie-driver BCD-to-decimal decoder Excess 3-to-decimal decoder Excess Gray-to-decimal BCD-to-decimal decoder-drivers BCD-to-seven segment decoder drivers(30-V Output) BCD-to-seven segment decoder drivers(15-V Output) BCD-to-seven segment decoder drivers Expandable dual 2-input 2-wide AND-OR-INVERT gates Dual 2-input 2-wide AND-OR-INVERT gates Expandable 2-input 4-wide AND-OR gates Expandable 2-input 4-wide AND-OR-INVERT gates No.Se ri 74100 74104 74105 74107 74109 74116 74121 74122 74123 74125 74126 74132 74136 74141 74142 74145 74147 74148 74150 74151 74152 74153 74154 74155 74156 74157 74160 74161 74162 74163 74164 74165 74166 74173 74174 74175 74176 74177 74179 74180 74181 74182 74184 Keterangan 4-bit bistable latch JK master-slave flip flop JK master-slave flip flop Dual JK master-slave flip flop Dual JK positive-edge-triggered flipflop Dual 4-bit latches with clear Monostable multivibrator Monostable multivibrator with clear Monostable multivibrator Three-state quad bus buffer Three-state quad bus buffer Quad Schmitt trigger Quad 2-input EXCLUSIVE-OR gates BCD-to-decimal decoder driver BCD counter-latch-driver BCD-to-decimal decoder driver 10/4 priority encoder Priority encoder 16-line-to-1-line multiplexer 8-channel digital multiplexer 8-channel data selector-multiplexer Dual 4/1 multiplexer 4-line-to-16-line decoderdemultiplexer Dual 2/4 demultiplexer Dual 2/4 demultiplexer Quad 2/1 data selector Decade counter with asynchronous clear Synchronous 4-bit counter Synchronous 4-bit counter Synchronous 4-bit counter 8-bit serial shift register Parallel-load 8-bit serial shift register 8-bit shift register 4-bit three-state register Hex F flip-flop with clear Quad D flip-flop with clear 35-MHz presettable decade counter 35-MHz presettable binary counter 4-bit parellel-access shift register 8-bit odd-even parity generatorchecker Arithmetic-logic unit Look-ahead carry generator BCD-to-binary converter


Praktikum Rangkaian Logika dan Digital7454 7455 7459 7460 7461 7462 7464 7465 7470 7472 7473 7474 7475 7476 7480 7482 7483 7485 7486 7489 7490 7491 7492 7493 7494 7495 7496 2-input 4-wide AND-OR-INVERT gates Expandable 4-input 2-wide AND-OR-INVERT gates Dual 2-3 input 2-wide AND-OR-INVERT gates Dual 2-input expanders Triple 3-input expanders 2-2-3-3 input 4-wide expanders 2-2-3-4 input 4-wide AND-OR-INVERT gates 4-wide AND-OR-INVERT gates(open collector) Edge-Triggered JK flip-flop JK master-slave flip-flop Dual JK master-slave flip-flop Dual D flip-flop Quad latch Dual JK master-slave flip-flop Gates full adder 2-bit binary full adder 4-bit binary full adder 2-bit magnitude comparator Quad EXCLUSIVE-OR gates 64-bit random-acces read-write memory Decade counter 8-bit shift register divide-by-12 counter 4-bit binary counter 4-bit shift register 4-bit right-shift left-shift register 5-bit parallel-in parellel-out shift register 74185 74189 74190 74191 74192 74193 74194 74195 74196 74197 74198 74199 74221 74251 74259 74276 74279 74283 74284 74285 74365 74366 74367 74368 74390 74393 Binary-to-BCD converter Three-state 64-bit random-access memory Up-down decade counter Synchronous binary up-down counter Binary up-down counter Binary up-down counter 4-bit directional shift register 4-bit parellel acces shift register Presettable decade counter Presettable binary counter 8-bit shift register 8-bit shift register Dual one-shot Schmitt trigger Three-state 8-channel multiplexer 8-bit addressable latch Quad JK flip-flop Quad debouncer 4-bit binary full adder with fast carry Three-state 4-bit multiplexer Three-state 4-bit multiplexer Three-state hex buffer Three-state hex buffer Three-state hex buffer Three-state hex buffer Individual clocks with flip-flop dual 4-bit binary counter

Template IC TTL



Skema power supply regulator 5 Volt dengan menggunakan batere.

Skema power supply regulator 5 Volt dengan menggunakan Transformator.


modulRLD

Documents

Transcript of modulRLD