BAB V.BAB V. RANGKAIAN LOGIKA RANGKAIAN LOGIKA KOMBINASIONALKOMBINASIONAL

A.A. PENDAHULUANPENDAHULUAN

-- Suatu rangkaian diklasifikasikan Suatu rangkaian diklasifikasikan sebagai kombinasional jika memiliki sebagai kombinasional jika memiliki sifat yaitu keluarannya ditentukan sifat yaitu keluarannya ditentukan hanya oleh masukkan eksternal saja.hanya oleh masukkan eksternal saja.

-- Suatu rangkaian diklasifikasikan Suatu rangkaian diklasifikasikan sequential jika ia memiliki sifat sequential jika ia memiliki sifat keluarannya ditentukan oleh tidak keluarannya ditentukan oleh tidak hanya masukkan eksternal tetapi juga hanya masukkan eksternal tetapi juga oleh kondisi sebelumnya.oleh kondisi sebelumnya.

Lanjutan…….

Rangkaian Logika

Kombinasional Sequential

Sinkron/Clock mode Asinkron

Fundamental

Pulse mode

Gambar Rangkaian Logika

MODEL RANGKAIAN KOMBINASIONALMODEL RANGKAIAN KOMBINASIONAL

Dengan :Dengan :

FF1 = 1 = FF11 (I (I11, I, I22,…I,…Inn ; t ; t11 = F = F11 setelah t setelah t11

FF2 = 2 = FF22 (I (I11, I, I22,…I,…Inn ; t ; t22 = F = F22 setelah t setelah t22

- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -

FFn = n = FFnn (I (I11, I, I22,…I,…Inn ; t ; tnn = F = Fnn setelah t setelah tnn

Rangkaian Logika Kombinasional (Komponen tak ada Delay)

t1

t2

t n

I1

I2

In

F1

F2

Fn

t1

t2

t n

Lanjutan ……..Lanjutan ……..

FF ( kapital )( kapital ) = Sinyal steady state = Sinyal steady state dengan dengan asumsi tidak asumsi tidak ada delay.ada delay.

tt ( kecil )( kecil ) = Sifat dinamis dari sinyal = Sifat dinamis dari sinyal yang dapat yang dapat

berubah selama berubah selama interval waktu t.interval waktu t.

B.B. PROSEDUR PERANCANGANPROSEDUR PERANCANGAN

a.a. Pokok permasalahan sudah ditentukan Pokok permasalahan sudah ditentukan yaitu jumlah input yang dibutuhkan yaitu jumlah input yang dibutuhkan serta jumlah output yang tertentu.serta jumlah output yang tertentu.

b.b. Susun kedalam tabel kebenaran (Truth Susun kedalam tabel kebenaran (Truth Table).Table).

c.c. Kondisi don’t care dapat diikut sertakan Kondisi don’t care dapat diikut sertakan apabila tidak mempengaruhi output.apabila tidak mempengaruhi output.

C.C. DECODERDECODER

Decoder adalah rangkaian kombinasi yang Decoder adalah rangkaian kombinasi yang akan akan

memilih salah satu keluaran sesuai dengan memilih salah satu keluaran sesuai dengan

konfigurasi input. Decoder memiliki n input konfigurasi input. Decoder memiliki n input

dan 2dan 2nn output. output.

Blok Diagram Decoder.Blok Diagram Decoder.

Decoder

n to 2n

IO

I1

In

YO

Y1

Y (2n-1)

Lanjutan ……..Lanjutan ……..

Untuk Decoder 2 to 4Untuk Decoder 2 to 4

Decoder

n to 2n

IO

I1

YO

Y1

Y2

Y3

Lanjutan …….Lanjutan …….

Tabel KebenaranTabel Kebenaran

IIO O I I11 YYO O Y Y1 1 YY2 2 YY33

O OO O

O 1O 1

1 O 1 O

1 11 1

1 O O O1 O O O

O 1 O OO 1 O O

O O 1 OO O 1 O

O O O 1O O O 1

RANGKAIAN LOGIKARANGKAIAN LOGIKA

I1

I0 Y0

Y1

Y2

Y3

Untuk merancang rangkaian kombinasional Untuk merancang rangkaian kombinasional dapat digunakan Decoder dan eksternal OR dapat digunakan Decoder dan eksternal OR gate (rangkaian kombinasi n - input dan m–gate (rangkaian kombinasi n - input dan m–output dapat diimplementasikan dengan n output dapat diimplementasikan dengan n to 2to 2nn line decoder dan m – OR gate). line decoder dan m – OR gate).

Contoh.Contoh.Implementasikan suatu Full Adder dengan Implementasikan suatu Full Adder dengan memakai Decoder dan 2 gerbang ORmemakai Decoder dan 2 gerbang OR

JawabJawab : : Sum = A Sum = A B B Cin = Σ 1,2,4,7 Cin = Σ 1,2,4,7Carry out = (A Carry out = (A B) Cin + AB = Σ 3,5,6,7 B) Cin + AB = Σ 3,5,6,7

Lanjutan…..Lanjutan…..

Gambar Rangkaian LogikaGambar Rangkaian Logika

Decoder

3 to 8

Cin

A

B

Y1

Y0

Y2

Y3

Y4

Y5

Y6

Y7

Sum

Carry out

CONTOH PERANCANGAN CONTOH PERANCANGAN DECODERDECODER

Rancang BCD to Desimal Decoder untuk Rancang BCD to Desimal Decoder untuk

mengubah BCD ke seven segment ?mengubah BCD ke seven segment ?

Catatan : Seven Segment.Catatan : Seven Segment.

a

d

gb

c

f

e

D.D. ENCODERENCODER

Encoder adalah rangkaian kombinasi yang Encoder adalah rangkaian kombinasi yang

merupakan kebalikan dari Decoder yaitu merupakan kebalikan dari Decoder yaitu

manghasilkan output kode biner yang manghasilkan output kode biner yang

berkorespondensi dengan nilai input. berkorespondensi dengan nilai input. Encoder Encoder

memiliki 2memiliki 2nn input dan n output. input dan n output.

Tabel kebenaran Encoder 4 to 2Tabel kebenaran Encoder 4 to 2INPUTINPUT OUTPUTOUTPUT

II0 0 I I1 1 I I2 2 I I3 3 X YX Y

1 0 0 01 0 0 0

0 1 0 00 1 0 0

0 0 1 00 0 1 0

0 0 0 10 0 0 1

0 0 0 0

0 10 1

1 01 0

1 11 1

X = II2 + 2 + II33

Y = II1 + 1 + II33

E.E. MULTIPLEXER ( MUX )MULTIPLEXER ( MUX )

Blok Diagram Logika Mux.Blok Diagram Logika Mux.

Mux

N x 1

01

n

A B

Input Data Output

Select / address

PROSEDUR PERANCANGAN RANGKAIAN PROSEDUR PERANCANGAN RANGKAIAN KOMBINASIONAL DENGAN MUXKOMBINASIONAL DENGAN MUX

1.1. Buat tabel kebenaran sesuai dengan kondisi Buat tabel kebenaran sesuai dengan kondisi input dan output serta nomor Mintermnya.input dan output serta nomor Mintermnya.

2.2. Salah satu variabel input digunakan sebagai Salah satu variabel input digunakan sebagai Data dan sisanya dari variabel input Data dan sisanya dari variabel input sebagai address/selector.sebagai address/selector.

3.3. Buat tabel Implementasi dan lingkari nomor Buat tabel Implementasi dan lingkari nomor Mintermnya yang sesuai dengan outputnya.Mintermnya yang sesuai dengan outputnya.

4.4. Jika 2 Mintermnya dalam satu kolom Jika 2 Mintermnya dalam satu kolom dilingkari, maka input Mux adalah 1 dan dilingkari, maka input Mux adalah 1 dan sebaliknya input Mux adalah berlogika 0sebaliknya input Mux adalah berlogika 0

5.5. Jika nomor Mintermnya hanya dilingkari Jika nomor Mintermnya hanya dilingkari pada salah satu baris dalam kolom yang pada salah satu baris dalam kolom yang sama, maka input Mux akan berlogika sama, maka input Mux akan berlogika sesuai dengan baris persamaan pada sesuai dengan baris persamaan pada variabel yang diberikan.variabel yang diberikan.

Contoh !Contoh !

Implementasikan F(ABC) = Σ1,3,5,6 Implementasikan F(ABC) = Σ1,3,5,6

dengan Mux (4x 1).dengan Mux (4x 1).

Jawab:Jawab:

Tabel Kebenaran.Tabel Kebenaran.

MintermMintermI N P U TI N P U T O U T P U T O U T P U T

A B CA B C FF

00

11

22

33

44

55

66

77

0 0 00 0 0

0 0 10 0 1

0 1 00 1 0

0 1 10 1 1

1 0 0 1 0 0

1 0 11 0 1

1 1 01 1 0

1 1 11 1 1

00

11

00

11

00

11

11

00

Lanjutan………Lanjutan………

Catatan.Catatan.

Input Variabel A diambil sebagai data Input Variabel A diambil sebagai data

sedangkan B dan C sebagai address.sedangkan B dan C sebagai address.

Tabel Implementasi.Tabel Implementasi.

II00 II11 II22 II33

AA 00 11 00 11

AA 00 11 11 00

00 11 AA AA

GAMBAR RANGKAIAN LOGIKAGAMBAR RANGKAIAN LOGIKA

Mux

4 X 1

I0

I1

I2

I3

B C

I

AF

F.F. DEMULTIPLEXER (DEMUX)DEMULTIPLEXER (DEMUX)

Blok Diagram Logika DEMUXBlok Diagram Logika DEMUX

DEMUX

1 x (n + 1)

IInput

Select/addressBA

Y0

Y1

Y n

X.X. RANGKAIAN LOGIKA RANGKAIAN LOGIKA KOMBINASIONALKOMBINASIONAL

A.A. ADDERADDERManipulasi matematika seperti Manipulasi matematika seperti menjumlah,mengurang,mengali menjumlah,mengurang,mengali dan membagi dapat dilakukan dan membagi dapat dilakukan dengan logika penjumlahan.dengan logika penjumlahan.

a.a. HALF ADDER ( HA )HALF ADDER ( HA )

Tabel kebenaranTabel kebenaran

Simbol Half AdderSimbol Half Adder

I N P U TI N P U T O U T P U TO U T P U T

AA BB S (Sum)S (Sum) C (Carry)C (Carry)

00

00

11

11

00

11

00

11

00

11

11

00

00

00

00

11

HAA

CB

S Dimana : A

B

C S

+

Lanjutan…….Lanjutan…….

Persamaan outputPersamaan outputUntuk SumUntuk Sum

S = AB’ + A’B = A S = AB’ + A’B = A B B

Untuk CarryUntuk Carry

C = ABC = AB

1100A’A’0011AA

BBB’B’

0000A’A’1100AA

BBB’B’

Lanjutan ……..Lanjutan ……..

Rangkaian LogikaRangkaian Logika

A

B

S

C

b.b. FULL ADDERFULL ADDER

Tabel Kebenaran.Tabel Kebenaran.

I N P U TI N P U T O U T P U TO U T P U T

AA BB CinCin S (Sum)S (Sum) Co (Carry out)Co (Carry out)00

00

00

00

11

11

11

11

00

00

11

11

00

00

11

11

00

11

00

11

00

11

00

11

00

11

00

11

00

11

00

11

00

00

00

11

00

11

11

11

Lanjutan ……..Lanjutan ……..

Simbol Full AdderSimbol Full Adder

F A

A

B

Cin

S

Co

Cin A B Co S

+

Persamaan Output (Metode Minterm)Persamaan Output (Metode Minterm)

S = A’B’Cin + ABCin’ + AB’Cin’ + ABCin S = A’B’Cin + ABCin’ + AB’Cin’ + ABCin

= A’ (B’Cin + BCin’) + A (B’Cin’ + BCin)= A’ (B’Cin + BCin’) + A (B’Cin’ + BCin)

= A’ (B = A’ (B Cin) + A (B Cin) + A (B Cin)’ Cin)’

= A = A B B Cin Cin

Co = A’BCin + AB’Cin + ABCin’ +ABCinCo = A’BCin + AB’Cin + ABCin’ +ABCin

= Cin (A’B + AB’) + AB (Cin’ + Cin)= Cin (A’B + AB’) + AB (Cin’ + Cin)

= Cin (A = Cin (A B) + AB B) + AB

Gambar Rangkaian LogikaGambar Rangkaian Logika

Cin

A

B

S

Co

Lanjutan ……..Lanjutan ……..

Atau Atau

HA

HA

Cin

A

B

S

Co

B.B. SUBTRACTORSUBTRACTOR

Untuk memahami azas – azas rangkaian Untuk memahami azas – azas rangkaian

pengurang (subtractor) kita ikuti aturan pengurang (subtractor) kita ikuti aturan

pengurangan biner sebagai berikut :pengurangan biner sebagai berikut :

1.1. Half Subtractor (HS).Half Subtractor (HS).

A – B = D (Difference). B (Borrow)A – B = D (Difference). B (Borrow)

0 – 0 = 00 – 0 = 0

0 – 1 = 10 – 1 = 1

1 – 0 = 11 – 0 = 1

1 – 1 = 0 1 – 1 = 0

dan Borrow 1

Lanjutan ……Lanjutan ……

Aturan tersebut kita nyatakan dalam Aturan tersebut kita nyatakan dalam

tabel kebenaran.tabel kebenaran.

I N P U T I N P U T O U T P U O U T P U T T

A BA B DIDI BOBO

0 00 0

0 10 1

1 01 0

1 11 1

00

11

11

00

00

11

00

00

AB

Bo DI+

Lanjutan ……Lanjutan ……

Simbol Half Subtractor (HS)Simbol Half Subtractor (HS)

Persamaan output.Persamaan output.

Untuk Untuk DI = A’B + A’B = A + BDI = A’B + A’B = A + B

Bo = A’ BBo = A’ B

HS

A

B Bo

DI

RANGKAIAN LOGIKA HSRANGKAIAN LOGIKA HS

DI

BO

A

B

2.2. FULL SUBTRACTORFULL SUBTRACTOR

Tabel kebenaranTabel kebenaran

I N P U TI N P U T O U T P U TO U T P U T

AA BB BO BO (i)(i)DIDI BO BO (o)(o)

00

00

00

00

11

11

11

11

00

00

11

11

00

00

11

11

00

11

00

11

00

11

00

11

00

11

11

00

11

00

00

11

00

11

11

11

00

00

00

11

AB

BO BO (i)(i)

BO BO (o)(o) DIDI

-

Lanjutan ………Lanjutan ………

Simbol Full Subtractor (FS)Simbol Full Subtractor (FS)

FS

BO (i)A

B

DI

BO (o)

RANGKAIAN LOGIKA FULL RANGKAIAN LOGIKA FULL SUBTRACTORSUBTRACTOR

DI

BO (o)

BO (i)

A

B

Lanjutan…….Lanjutan…….

AtauAtau

HS

HS

BO (i)

A

B

DI

BO (o)

C.C. COMPARATORCOMPARATOR

Adalah suatu rangkaian kombinasi Adalah suatu rangkaian kombinasi yang yang

berfungsi sebagai pembanding 2 berfungsi sebagai pembanding 2 variabel variabel

dengan multi bit.dengan multi bit.

Gambar Blok Diagram ComparatorGambar Blok Diagram Comparator

Comparator

A>BA<B

A=B

A

B

CONTOH.CONTOH.

Rancang rangkaian kombinasi sebagai Rancang rangkaian kombinasi sebagai

Comparator untuk membandingkan A Comparator untuk membandingkan A dan dan

B yang terdiri dari 1 bit.B yang terdiri dari 1 bit.

Jawab.Jawab.

Tabel kebenaran.Tabel kebenaran.I N P U TI N P U T O U T P U TO U T P U T

A BA B A > BA > B A < BA < B A = BA = B

0 00 0

0 10 1

1 01 0

1 11 1

00

00

11

00

00

11

00

00

11

00

00

11

Lanjutan ……..Lanjutan ……..

Persamaan BooleanPersamaan Boolean

F (A > B) = AB’F (A > B) = AB’

F (A < B) = A’BF (A < B) = A’B

F (A = B) = (AB)’ + AB = (A + B)’F (A = B) = (AB)’ + AB = (A + B)’

Lanjutan …….Lanjutan …….

Rangkaian Logika

Tugas.

Rancang dengan Comparator untuk membandingkan A dan B yang masing – masing variabel terdiri dari 2 bit

A

B

A>B

A<B

A=B