BAB IX FET (Transistor Efek Medan) dan UJT (Uni Junction...
Transcript of BAB IX FET (Transistor Efek Medan) dan UJT (Uni Junction...
Bab IX, FET dan UJT Hal 180
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
BAB IX
FET (Transistor Efek Medan) dan UJT (Uni Junction Transistor)
Pada FET hanya menggunakan satu jenis pembawa muatan, dikelompokkan sebagai devais unipolar. Dibandingkan dengan BJT, FET memiliki beberapa kelebihan diantaranya adalah:
1. hambatan dalam input sangat besar, yaitu sekitar ~ 106 Ω untuk JFET (Junction FET) dan ~ 108 Ω untuk MOSFET (Metal Oxide Semiconductor FET)
2. noisenya kecil, karena karena pembawa muatan pada FET tidak melewati hubungan p-n sama sekali.
3. densitas FET sangat tinggi sehingga dapat dibentuk rangkaian integrasi lebih padat
4. lebih stabil terhadap suhu Disamping itu kekurangan FET dibandingkan dengan BJT adalah:
1. kecepatan switchingnya lebih rendah/lambat 2. tidak mampu menanggani daya besar, walaupun saat ini
sudah ada FET yang mampu bekerja untuk daya besar. Konstruksi secara fisik dan simbul JFET ditunjukkan gambar berikut:
Bab IX, FET dan UJT Hal 181
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
tipe-n
p+
p+
G
DS
S
D
GIG
IS
ID
VDS
tipe-p
n+
n+
G
DS
S
D
GIG
IS
ID
VDS
Gambar 1, Konstruksi fisik dari JFET dan simbulnya
FET memiliki 3 terminal yaitu Source(S), Drain(D), dan Gate(G). Source adalah terminal tempat pembawa muatan mayoritas masuk ke kanal untuk menyediakan arus melalui kanal. Drain adalah terminal arus meninggalkan kanal. Gate adalah elektroda yang mengontrol konduktansi antara Source dan Drain. Sinyal input diberikan pada terminal Drain. Sedangkan Substrate atau bulk umumnya dihubungkan dengan Source. Material pada substrate biasanya netral atau didope sedikit.
Umumnya sinyal input diberikan pada terminal Gate. Dalam rangkaian input, terminal Gate dan kanal bertindak seolah-olah bagai kapasitor plat sejajar, dan konduktivitas kanal dapat diubah oleh tegangan Gate terhadap Source. Untuk kanal-n, tegangan positif pada Gate menginduksi muatan negatif pada kanal sehingga ada aliran elektron dari Source ke Drain.
Ada analogi yang sangat mirip antara JFET dengan BJT. Banyak formula-formula dalam rangkaian JFET mirip dengan formula pada BJT, yaitu dengan menganalogikan sbb:
Bab IX, FET dan UJT Hal 182
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Bipolar JFET
Emiter Source
Basis Gate
Kolektor Drain
Pembiasan pada JFET
JFET tidak bekerja berdasarkan arus listrik melainkan akibat medan listrik yang terjadi tegangan input ke terminal gerbang (Gate). Medan listrik dipakai untuk mengontrol lebar saluran tempat terjadinya konduksi antara terminal pembuangan (Drain) dan sumber (Source). Sehingga FET akan sangat efektif jika mendapat tegangan disamping memiliki impedansi input yang sangat besar dalam orde ~ MΩ.
Arus Drain melalui satu jenis bahan semikonduktor, yaitu tipe-n untuk kanal-n dan tipe-p untuk kanal-p. Pada JFET kanal-n pembawa muatannya adalah elektron bebas, sehingga terminal D harus diberi potensial positif. Selanjutnya JFET kanal-n dibias dengan cara seperti ditunjukkan pada gambar berikut.
tipe-n
p+
p+
DS
S
D
G
IG
IS
ID
VDS
VGG
VDD
tipe-n
p+
p+
DS
Gambar 2, Pembiasan pada JFET kanal-n
Sebagai pendekatan tidak ada arus yang mengalir pada Gate IG = 0, hal ini karena hambatan dalam input JFET = ∞.
Bab IX, FET dan UJT Hal 183
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Perhatikan lapisan deplesi yang terbentuk akibat pembiasan, lebar lapisan deplesi ini bervariasi terhadap VDS. Kanal-n tsb akan tertutup yaitu lebar kanal = 0 terjadi pada saat VDS = Vp (dengan Vp adalah tegangan pinch-off/penjepit) dan untuk VDS > Vp praktis hambatan Drain tak berubah.
Pada JFET, junction field effect transistor, Gate dan kanal membentuk hubungan PN konvensional, namun memiliki hambatan dalam besar akibat bias mundur. Sedangkan pada IGFET, Insulated Gate Field Effect Transistor, atau MOSFET, Metal Oxide Semiconductor FET, memiliki elektroda yang terpisah dari kanal oleh lapisan tipis SiO2. Tegangan yang diberikan pada Gate dapat menginduksikan muatan di kanal untuk mengontrol arus Drain. Hambatan dalam inputnya sangat besar dan tidak bergantung pada polaritas tegangan Gate, disamping itu juga relatif tidak terpengaruh oleh suhu.
Ada dua tipe MOSFET yaitu tipe enhancement dan tipe depletion. Pada tipe enhancement arus pada kanal hanya terjadi jika diberi tegangan Gate. Sedangkan pada tipe depletion arus pada kanal dapat terjadi pada saat tegangan Gate = 0. Dalam simbul skematik tipe enhancement ditandakan dengan garis putus-putus pada kanal, sedangkan tipe depletion ditandakan dengan garis utuh untuk kanal.
Secara skematik pengelompokkan FET dan peta tegangan output (dengan Source di-ground-kan) diberikan berikut ini.
FET
JFET MOSFET
kanal-n kanal-p deplesi enhancement
kanal-n kanal-pkanal-n
output
input
JFETkanal-p
enhancementkanal-p
deplesi kanal-nJFET kanal-n
enhancementkanal-n
Gambar 1, Penggolongan FET dan peta tegangan input/output
Bab IX, FET dan UJT Hal 184
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Sedangkan diagram skematik dari berbagai tipe FET ditunjukkan pada gambar berikut ini.
D
S
G Body
D
S
G Body
D
S
G
D
S
G
MOSFET kanal-n
MOSFETkanal-p
JFETkanal-n
JFETkanal-p
Gambar 2, Diagram skematik FET.
Karakteristik JFET
Karakteristik output JFET kanal-n pada konfigursi CS (common-source) dengan vGS ≤ 0 ditunjukkan pada gambar berikut.
vGS=0
-1
-2
-3
-4
vDSVDD
VDD
RS+RD
VDSQ
daerah Pinch-offdaerahohmic
IDSS=Ipo
garis kerja DC
Gambar 3, Kakterisktik output vDS vs iD
JFET berlaku sebagai devais linear sampai daerah deplesi pada bias mundur G-S yang memperlebar kanal, dikenal sebagai kondisi pinch-off. Hubungan antara iD terhadap vGS bersifat kuadratik, sebagai:
Bab IX, FET dan UJT Hal 185
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
2
1 GSD DSS
po
vi IV
⎛ ⎞= +⎜ ⎟⎜ ⎟
⎝ ⎠
dengan IDSS: arus drain pada saat vGS = 0 volt, merupakan arus saturasi pada ssat Gate terhubung singkat. IDSS = kI T-3/2
ΔVpo = - kv ΔT
Vpo : tegangan drain pada saat pinch-off = - VGS(off).
kI dan kv : konstanta yang bergantung pada jenis FET
Nilai ( )GS offV sulit diukur secara akurat, sedangkan besaran DSSI dan
0mg lebih mudah diukur dengan ketelitian tinggi. Untuk itu bisa
dilakukan pendekatan yaitu: ( )0
2 DSSGS off
m
IVg
−=
Garis Kerja
Berikut ini rangkaian common source dari FET berikut rangkaian pengganti Thevenin pada bagian inputnya.
v i R1
R2RD
RS Cs
VDD
RD
RS Cs
VDD
v i
iDiG
I
iD CCCC
RTH
VTH
Gambar 4, Rangkaian Common Source dan rangkaian penggantinya
Bab IX, FET dan UJT Hal 186
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Dari rangkaian pengganti tsb terlihat bahwa VTH dan RTH adalah tegangan dan hambatan pengganti Thevenin, yaitu
1
1 2th DD
RV VR R
=+
dan 1 2
1 2th
R RRR R
=+
.
Selanjutnya untuk loop I, untuk iG = 0 diperoleh: GG GSD
S S
V viR R
= − ,
persamaan ini merupakan persamaan garis lurus antara iD dan vGS dikenal sebagai garis bias transfer, dengan VGG = Vth. Titik potong
dengan persamaan 2
1 GSD DSS
po
vi IV
⎛ ⎞= +⎜ ⎟⎜ ⎟
⎝ ⎠ merupakan titik kerja, seperti
ditunjukan pada Gambar 5. Sedangkan dari loop D-S, arus drain
dapat dihitung yaitu sebesar DSDDD
S D S D
vviR R R R
= −+ +
.
IDQ
VGSQ vGS
iD
VDD vGS
RS+RD RS+RDiD=
vDSVDD
VDD
RS+RD
IDQ
iD
VDSQ
Gambar 5, Titik Kerja
Pada Gambar 5b , Titik kerja VDSQ dicari dengan
VDSQ = VDD - (RS+RD) IDQ
Dari kurva transkonduktansi ID vs. VGS berbentuk kurva kuadratik menunjukkan bahwa nilai transkonduktansi bergantung pada VGS yang dapat didekati dengan pendekatan linear sebagai:
Bab IX, FET dan UJT Hal 187
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
( )
1 GSm mo
GS off
Vg gV
⎛ ⎞= −⎜ ⎟⎜ ⎟
⎝ ⎠,
dengan gmo adalah transkonduktansi maksimum 0GSmo m Vg g=
= .
Rangkaian ekivalen JFET, jika dioperasikan dalam daerah linear dapat dianggap bahwa tidak ada arus yang mengalir pada terminal Gate. Sehingga hanya perlu rangkaian pengganti DS yang mengikuti persamaan:
1d m gs ds
ds
I g V Vr
= +
dengan gm : transkonduktansi bersama, 0ds
dm
gs V
IgV
=
=
1ds
ds
rg
= : hambatan drain, 0gs
dsds
d V
VrI
=
= .
Rangkaian ekivalennya ditunjukkan pada gambar berikut ini.
Gambar 3, Rangkaian ekivalen JFET untuk sinyal kecil.
Contoh:
Bab IX, FET dan UJT Hal 188
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Transistor FET 2N5457 diketahui IDSS = 8 mA dan gm0 = 5000 μS. Tentukan (a) nilai VGS(off) dan (b) nilai gm pada saat VGS = -2 V
Solusi:
a. Tegangan ( )GS offV dicari dengan menggunakan persamaan
( )0
2 DSSGS off
m
IVg
−= , sehingga ( )GS offV = - 3,2 V
b. Transkonduktasi dicari dengan ( )
1 GSm mo
GS off
Vg gV
⎛ ⎞= −⎜ ⎟⎜ ⎟
⎝ ⎠, sehingga
diperoleh mg = 1875 μS.
FET sebagai saklar
Rangkaian saklar dengan FET ditunjukkan pada Gambar 4. Agar FET terkonduksi antara D dan S perlu tegangan VGS = 0. Sehingga dari Gambar 4a pulsa negatif ke dioda akan mematikan FET sedangkan pada Gambar 4b jika ada pulsa negatif akan mematikan FET akibatnya sinyal melewati beban.
5K
1K
470K
2N3819
1N4001VoutVS
10K
25K
2N3819
560K
VS
Gambar 4, Rangkaian saklar dengan FET.
Bab IX, FET dan UJT Hal 189
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
FET sebagai penguat
Untuk membuat JFET berfungsi sebagai penguat, ada banyak cara pembiasan, namun yang perlu dingat bahwa antara Gate - dengan - Source harus mendapat bias mundur. Cara yang paling buruk dilakukan dengan pembiasan Gate yaitu dengan memberikan tegangan VGG pada terminal Gate. Cara ini tidak baik karena titik kerja Q bervariasi terhadap IDSS dan VGS(off). Beberapa teknik pembiasan ditunjukkan pada gambar berikut ini.
VDD
-VGG
VDD
VDD
-VSS
VDD
RS
RD
RGRS
RD
RG
RDRD
RS
RG
R1
R2
Gate BiasVoltage divider
BiasTwo-supply
BiasSelf Bias
Gambar 5, Beberapa teknik pembiasan pada JFET kanal-n.
Self Bias pada Common Source
Rangkaian Common Source dengan metoda pembiasan self-bias ditunjukkan pada gambar berikut ini. Hambatan RG digunakan untuk menjaga tegangan gate VGN = 0 volt. Pada saat Gate dalam keadaan open, menyebabkan tegangan Gate menjadi negatif sehingga FET akan pinch-off. Dengan adanya RG ini timbul arus bocor dalam orde ~ nA dan perlu dipilih nilai RG agar VGN = 0 volt (arus IG diabaikan).
Bab IX, FET dan UJT Hal 190
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Hal ini berarti ID ≈ IS sehingga akan terjadi beda potensial di Source sebesar:
VS = ID RS. VGS = - ID RS (dengan VGN = 0 V) VD = VDD - ID RD VDS = VD - VS.
Pemilihan nilai RS optimum jika diketahui kurva transkonduktasi (ID vs. VGS)
( )GS offS
DSS
VR
I−
= .
Dari relasi VGS = - ID RS menunjukkan bahwa kurva linear, kurva ini memotong kurva transkonduktansi di titik Q (titik operasi FET), seperti ditunjukkan dalam gambar.
Bab IX, FET dan UJT Hal 191
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
VDD
RS
RD
RG
vin
ID
RL vout
IDSS
VGS(off)
ID
VGS
VGS = - ID R
S
Q
Gambar 6, Rangkaian Common Source dengan self-bias.
Dari Gambar 6a di atas , diketahui menggunakan FET dengan IDSS = 6 mA, VGS(off) = - 4 V. Jika diberi VDD = 20 V, RD = 5,6 kΩ dan dikehendaki VDQ = 12 V, maka diperoleh:
VRD = VDD - VDQ = 20 V - 12 V = 8 V
8 V 1,4 mA5,6 k
RDDQ
D
VIR
= = =Ω
Bab IX, FET dan UJT Hal 192
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Untuk menghitung VGS dilakukan dengan memanfaatkan persamaan 2
( )
1 GSD DSS
GS off
VI IV
⎛ ⎞= −⎜ ⎟⎜ ⎟
⎝ ⎠ , yaitu dengan membuat ID = IDQ diperoleh
VGSQ = - 2,1 V (atau dapat dilakukan dengan menggunakan kurva transkonduktansi sperti gambar berikut ini).
Selanjutnya diperoleh RS = 2,08 V 1,5 k1,4 mA
GSQ
DQ
VI−
= = Ω , sedangkan RG
yang cocok adalah 470 kΩ.
IDSQ=1,4 mA
VGSQ
IDSS
- 4 V
6 mA
ID
VGS
Q
Gambar 7, Garis beban
Contoh:
Perhatikan rangkaian Source Follower berikut ini.
Bab IX, FET dan UJT Hal 193
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Analisa DC
Tegangan gate adalah 2
1 2
7,5VRG DD
RV VR
= =+
Tegangan source 7,5VS GV V= = (pada saat VGS = 0)
Diperoleh tegangan antara drain dan source 7,5VDS DD SV V V= − =
Arus drain 7,5V =7,5mA1kΩ
SD
S
VIR
= =
( )0
2 DSSGS off
m
IVg
−= dan
( )
1 GSm mo
GS off
Vg gV
⎛ ⎞= −⎜ ⎟⎜ ⎟
⎝ ⎠
Analisa AC
Hambatan source, // 1kΩ//3kΩ = 750Ωs S Lr R R= =
Bab IX, FET dan UJT Hal 194
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Penguatan tegangan adalah 0,6(1 ) (1 )
m s in m sV
m s in m s
g r v g rAg r v g r
= = =+ +
Beda fasa antara input dan output = 0o.
Jika menggunakan EWB, tegangan output (channel 2) dan input (channel 1) diukur dengan osiloskop diperoleh:
Perhatikan simulasi yang dilakukan pada rangkaian common-source berikut ini. Jika diketahui 5000μSmg = .
Pada saat analisa AC, diperoleh hambatan drain adalah // 3,6kΩ//10kΩ=2,65kΩd D Lr R R= =
Sehingga penguatan tegangan adalah ( )( )5000μS 2,65kΩ 13,3v m dA g r= − = − = −
Ada beda fasa antara input dan output sebesar 180o.
Bab IX, FET dan UJT Hal 195
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
Hasil tampilan osciloscope ditunjukkan sbb:
Bab IX, FET dan UJT Hal 196
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
UJT
(UNI JUNCTION TRANSISTOR)
Transistor satu hubungan (UJT ) merupakan terbuat dari bahan semikonduktor dengan tiga terminal mirip transistor hanya cara kerjanya sangat berbeda. Walaupun disebut transistor, namun fungsinya tidak digunakan sebagai penguat, melainkan sebagai pemicu, pewaktu, dan pembangkit gelombang. Simbol UJT dan stuktur fisis serta rangkaian rangkaian ekivalennya diperlihatkan pada Gambar 6. Terminal B1 dan B2 adalah basis 1 dan basis 2 dengan hambatan sekitar 5 - 10 kΩ, sedangkan terminal E adalah emiter. Sedangkan hubungan E dengan B1 mirip dioda hubungan p-n dan hanya ada satu hubungan. Tanda panah menuju B1 menunjukkan bahwa hambatan RB1 tidak memiliki nilai tetap. Pada saaUJT Off nilai RB1 dalam orde kΩ, namun pada saat On nil turun secara drastis hingga sangat rendah dalam orde Ω.
E
B2
B1
p
B2
B1
E n E
B2
B1
RB2
RB1
a b c
Gambar 6, a) struktur UJT yang disederhanakan, b) Simbol UJT dan c) rangkaian ekivalen UJT
Cara kerja UJT
Pada saat diberi tegangan supply antara B1 dan B2 menyebabkan ada arus mengalir, sedangkan tegangan antara emiter dengan basis 1 sebanding dengan VBB’ lewat suatu relasi :
Bab IX, FET dan UJT Hal 197
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
VEB1 = η VBB
dengan η adalah rasio pengimbang dengan nilai sekitar 0,5 - 0,8. Jika tegangan VEB1 mencapai suatu tegangan VP menyebabkan hambatan basis 1 dengan emiter, RB1 menjadi rendah sehingga akan ada arus IE. Pada saat IE > IP dioda mendapat bias maju dan karakteristik VE vs IE ditunjukkan pada Gambar 7.
VP
VE (volt)
daerah Offdaerah
hambatan negatif
daerah saturasi (On)
Titik Lembah
Titik Puncak
IE (mA)- IE (?A)
IEO IP
VV
IV
Gambar 7, Karakteristik VE - IE
UJT sebagai Osilator Relaksasi
Rangkaian untuk osilator relaksasi dengan UJT diberikan pada Gambar 8. Andaikan pada saat diberi tegangan VBB UJT dalam keadaan OFF. Karena supply tegangan VBB mengakibatkan kapasitor C akan terisi melalui R dengan konstanta waktu τ = RC. Pada saat tegangan di kapasitor mencapai VP, hubungan emiter-basis 1 terkonduksi sehingga energi yang tersimpan di kapasitor diberikan ke hubungan emiter-. basis 1 dan selanjutnya ke hambatan RB1. Ada dua hal yang terjadi:
Bab IX, FET dan UJT Hal 198
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
1. pulsa arus yang mengalir pada RB1 akan menyebabkan pulsa tegangan output pada RB1.
2. arus yang mengalir antara B1 dan B2 akan bertambah sehingga tegangan pada RB2 juga akan naik dengan VB2 = VBB - VB1.
Vout2
Vout1
VBB
RB2
RB1
R
C
Gambar 8, Rangkaian osilator relaksasi dengan UJT
Energi yang tersimpan pada kapasitor akan cepat berkurang, sehingga tegangan VEB1 < VP berakibat terminal E dan B1 tidak konduksi, selanjutnya terjadi proses yang berulan2g yaitu proses pengisian. Proses ini terjadi terus dan dinamakan osilator relaksasi. Bentuk gelombang output dtunjukan pada Gambar 10. Frekuensi osilasi kira-kira sekitar f ~ 1/RC. Osilator relaksasi ini dipergunakan untuk mensupply pulsa pemacu pada strobskop, tiristor, triak, dll. Namun jika rangkain pada Gambar 8 dipergunakan untuk delay maka perlu modifikasi seperti ditunjukkan pada Gambar 9 .
Bab IX, FET dan UJT Hal 199
Sastra Kusuma Wijaya FISIKA FMIPA UI Diktat Elektronika I
R2
R1
C
Beban V
Gambar 9, Rangkaian delay dengan UJT
Rangkaian delay ini baik untuk td < 5 menit, jika diinginkan td besar berarti perlu R besar atau C besar. Pada saat R besar arus IE < IP sehingga UJT dalam kondisi Off, sebaliknya jika C besar perlu kapasitor elektrolit akan muncul arus bocor disamping bentuknya yang besar.
Vout2
Vout1
VC
Gambar 10, Bentuk gelombang pada osilator relaksasi.