Tesis Maestria - Repositorio Universidad Nacional

Comparación de la eficiencia de los semiconductores Carburo de Silicio (SiC) y Nitruro de Galio (GaN) para

transistores de potencia MOSFET, a través del diseño e implementación

de un conversor DC-AC

Edgar Daniel Torres García

Universidad Nacional de Colombia

Facultad de Ingeniería

Departamento de Eléctrica y Electrónica

Bogotá, Colombia

2021

Comparación de la eficiencia de los semiconductores Carburo de Silicio (SiC) y Nitruro de Galio (GaN) para

transistores de potencia MOSFET, a través del diseño e implementación

de un conversor DC-AC


Tesis presentada como requisito parcial para optar al título de:

Magister en Ingeniería - Automatización Industrial

Director:

MSc. Giovanni Aldemar Baquero Rozo

Línea de Investigación:

Electrónica de Potencia

Universidad Nacional de Colombia

Facultad de Ingeniería,

Departamento de Ingeniería Eléctrica y Electrónica

Bogotá, Colombia

2021

Dedicado a:

Mis Padres, Esposa y Hermana

Declaración de obra original

Yo declaro lo siguiente:

He leído el Acuerdo 035 de 2003 del Consejo Académico de la Universidad Nacional.

«Reglamento sobre propiedad intelectual» y la Normatividad Nacional relacionada al

respeto de los derechos de autor. Esta disertación representa mi trabajo original, excepto

donde he reconocido las ideas, las palabras, o materiales de otros autores.

Cuando se han presentado ideas o palabras de otros autores en esta disertación, he

realizado su respectivo reconocimiento aplicando correctamente los esquemas de citas y

referencias bibliográficas en el estilo requerido.

He obtenido el permiso del autor o editor para incluir cualquier material con derechos de

autor (por ejemplo, tablas, figuras, instrumentos de encuesta o grandes porciones de

texto).

Por último, he sometido esta disertación a la herramienta de integridad académica,

definida por la universidad.

________________________________


Fecha 17/02/2021

Agradecimientos

La presente investigación fue posible gracias a la ayuda y aporte de grandes personas,

quienes me ofrecieron su amplia experiencia, dedicación y apoyo a lo largo del desarrollo

de esta Tesis investigativa.

En primera instancia agradezco inmensamente a mi director en la maestría el Ingeniero

Giovanny Aldemar Baquero Rozo MSc., quién de forma franca y sensata, desde el inicio

de esta investigación me presto su gran colaboración, dedicación y apoyo a lo largo de

toda esta Tesis, brindándome todas las herramientas necesarias para avanzar durante el

transcurso de la Investigación.

Mis sinceros agradecimientos hacia mi profesor al inicio de esta investigación el

Ingeniero Antonio Garzón quien me motivo a involucrarme en el área de Electrónica de

Potencia, siempre estaré agradecido por sus enseñanzas y su amistad.

Agradezco al Coordinador de laboratorios del departamento de electrónica de la

Universidad Nacional, Ingeniero Ricardo Isaza Ruget Msc. por su apoyo para el proceso

de pruebas de los prototipos en el laboratorio de electrónica de potencia.

Un especial agradecimiento a mi familia, amigos y al Ingeniero Carlos Rodríguez por su

apoyo incondicional durante este proceso.

Finalmente, agradezco al Posgrado de Automatización Industrial de a la Facultad de

Ingeniería sede Bogotá y en General a la Universidad Nacional de Colombia.

Resumen y Abstract VI

Resumen

Con el propósito de mejorar la eficiencia energética de los convertidores de potencia

utilizados en la generación, almacenaje y distribución de energía; en la presente

investigación se analizan las ventajas de implementar en los convertidores de potencia

transistores tipo MOSFETs construidos con materiales semiconductores de alto valor de

energía en la banda prohibida (WBG), como son el Nitruro de Galio (GaN) y el Carburo

de Silicio (SiC), con respecto al convencional material semiconductor de Silicio (Si),

usando como plataforma de pruebas convertidores DC-AC.

Para comparar su eficiencia en la conversión de potencia se realizó el diseño e

implementación de tres prototipos de convertidores DC-AC de puente completo, uno para

cada tipo de semiconductor, logrando alcanzar en ellos eficiencias superiores al 90% y

obteniendo del análisis realizado una comparación del desempeño energético de los tres

convertidores DC-AC a diferentes frecuencias de conmutación.

Palabras Claves: Convertidores DC-AC, Eficiencia en la conversión de Potencia,

semiconductores de amplia banda prohibida WBG, Nitruro de Galio (GaN) y el Carburo

de Silicio (SiC).

Resumen y Abstract VII

Abstract

To improve the energy efficiency of the power converters used in the generation, storage,

and distribution of energy, the present research aims to analyze the advantages of

implementing in power converters MOSFET with semiconductor materials with Wide Band

Gap (WGB), as are the Gallium Nitrate (GaN) and Silicon Carbide (SiC), versus the

traditional semiconductor of Silicon (Si), using converters DC-AC as the test platform.

To compare its power conversion efficiency, the design and implementation of three full-

bridge DC-AC converter prototypes were carried out, one for each type of semiconductor,

achieving reach in them efficiencies greater than 90% and obtaining from the analysis

carried out a comparison of the energy performance of the three DC-AC converters at

different switching frequencies.

Keywords: DC-AC Converters, efficiency in power conversion, wide band gap

semiconductors, Silicon Carbide (SiC) and Gallium Nitrate (GaN).

Contenido VIII

Contenido

Pág.

1. Introducción ............................................................................................................19

1.1 Problema .......................................................................................................... 20 1.2 Objetivos ........................................................................................................... 21

1.2.1 Objetivo general .............................................................................................21 1.2.2 Objetivos específicos......................................................................................21

1.3 Alcances ........................................................................................................... 22 1.4 Limitaciones ...................................................................................................... 23

2. Marco Referencial ...................................................................................................24

2.1 Características eléctricas de los materiales semiconductores Si, SiC y GaN .... 24 2.2 Parámetros de eficiencia en los MOSFETs ....................................................... 27

2.2.1 Selección de los MOSFET de potencia ..........................................................29 2.3 Definición Eficiencia en la conversión de Potencia ............................................ 32 2.4 Características de la conmutación de un MOSFET: .......................................... 32 2.5 Proceso de encendido “ON” del MOSFET ........................................................ 34 2.6 Pérdidas de Potencia en los MOSFETS ........................................................... 40

2.6.1 Potencia disipada por Conducción 𝑷𝑪𝑶𝑵𝑫 ....................................................40 2.6.2 Potencia disipada por la Conmutación 𝑷𝑺𝑾 ...................................................40 2.6.3 Potencia disipada por las capacitancias parasitas 𝑷𝑪𝑷 ..................................42 2.6.4 Potencia disipada en el diodo interno 𝑷𝒓𝒓 ......................................................43

2.7 Calculo teórico de la potencia total disipada en el MOSFET ............................. 44 2.7.1 Tiempo de conmutación del transistor SiC-MOSFET......................................46 2.7.2 Tiempo de conmutación del transistor GaN-MOSFET ....................................47 2.7.3 Tiempo de conmutación del transistor Si-MOSFET ........................................47 2.7.4 Pérdidas de potencia 𝑷𝑳𝑶𝑺𝑺 en función de la frecuencia 𝒇𝒔𝒘 .......................48

3. Diseño de la plataforma de pruebas - Inversor AC ...............................................52

3.1 Parámetros en el encendido del MOSFET ........................................................ 52 3.2 Selección de Driver ........................................................................................... 60 3.3 Topologías de la plataforma de pruebas - Inversor DC-AC ............................... 64 3.4 Modulación SPWM ........................................................................................... 65 3.5 Definición índice de modulación de frecuencias ................................................ 71 3.6 Generación digital de señales SPWM ............................................................... 73 3.7 Diseño del Filtro de Salida del Inversor ............................................................. 80

3.7.1 Cálculo de los armónicos de los Inversores ....................................................80 3.7.2 Definición de la Frecuencia de Resonancia ....................................................86 3.7.3 Definición del tipo de Filtro de Salida ..............................................................86

3.7.4 Cálculo de los elementos del Filtro ................................................................ 88 3.7.5 Diseño del Inductor del Filtro ......................................................................... 93

4. Implementación .................................................................................................... 100

4.1 Conectores de entrada y salida .......................................................................102 4.2 Drivers en los inversores .................................................................................104

4.2.1 Configuración del Driver para el inversor de puente completo ..................... 104 4.2.2 Configuración del subcircuito de Bootstrap del Driver .................................. 105 4.2.3 Configuración de las salidas del Driver ........................................................ 107 4.2.4 Implementación filtro EMI en el Driver ......................................................... 107 4.2.5 Esquemáticos de los Drivers ........................................................................ 108

4.3 MOSFETs de potencia en el inversor ..............................................................111 4.3.1 Dimensionamiento de los MOSFETS ........................................................... 111 4.3.2 Disipadores térmicos ................................................................................... 112 4.3.3 Prevención de efecto de autoencendido Puente completo ........................... 114 4.3.4 Esquemáticos de los MOSFETs .................................................................. 115

4.4 Fabricación de las PCBs para el Driver y MOSFETs .......................................117 4.4.1 Recomendaciones para la implementación de los Drivers ........................... 117 4.4.2 Recomendaciones la Implementación de los MOSFETs .............................. 117 4.4.3 Esquemáticos de las PCBs de los inversores .............................................. 118 4.4.4 Caso especial para el GaN-MOSFET .......................................................... 122 4.4.5 PCBs de los Inversores fabricados .............................................................. 124

4.5 Verificación del Diseño ....................................................................................128 4.5.1 Verificación funcionamiento del Driver ......................................................... 128 4.5.2 Verificación Funcionalidad del Si-MOSFET ................................................. 130 4.5.3 Funcionalidad del SiC-MOSFET .................................................................. 131 4.5.4 Funcionalidad del GaN-MOSFET ................................................................ 132

4.6 Circuitos de tipo Snubbers ..............................................................................133 4.6.1 Esquemáticos de los Snubbers .................................................................... 144 4.6.2 PCBs de los Snubbers ................................................................................. 145

4.7 Fabricación del Filtro de salida ........................................................................148

5. Pruebas y resultados ........................................................................................... 152

5.1 Montaje y protocolo de pruebas del Inversor ...................................................156 5.2 Pruebas al inversor con Si-MOSFET ...............................................................159 5.3 Pruebas al inversor con SiC-MOSFET ............................................................162 5.4 Pruebas al inversor con GaN-MOSFET ...........................................................166 5.5 Comparación de los tres Inversores ................................................................169

5.5.1 Eficiencia vs. Tensión de entrada: ............................................................... 169 5.5.2 Eficiencia vs. Potencia ................................................................................. 171 5.5.3 Graficar las pérdidas de potencia ................................................................ 173

6. Conclusiones y recomendaciones ...................................................................... 174

6.1 Conclusiones ...................................................................................................174 6.2 Limitaciones en la Investigación ......................................................................176 6.3 Trabajos Futuros .............................................................................................176 6.4 Aportes de la Investigación .............................................................................177

A. Anexo: Selección de la frecuencia optima de conmutación ............................. 178

Contenido X

B. Anexo: Código Fuente .......................................................................................... 190

C. Anexo: Esquemáticos ........................................................................................... 193

D. Anexo: Protocolo de pruebas del MOSFET ........................................................ 197

Bibliografía ................................................................................................................... 199

Contenido XI

Lista de figuras

Figura 2-1: Bandas de energía en un semiconductor________________________________________ 25

Figura 2-2: Capacidades parásitas en el transistor MOSFET __________________________________ 33

Figura 2-3: Proceso de encendido Transistor MOSFET ______________________________________ 35

Figura 2-4: Comportamiento de corrientes en “Flat Region” _________________________________ 35

Figura 2-5: Carga en el "gate" para ON __________________________________________________ 37

Figura 2-6: Tensión en gate vs. Corriente en drian del transistor ______________________________ 37

Figura 2-7: Potencia disipada por conducción. ____________________________________________ 40

Figura 2-8: Proceso de encendido del transistor MOSFET ____________________________________ 41

Figura 2-9: Proceso de apagado del transistor MOSFET _____________________________________ 42

Figura 2-10: Corriente de recuperación inversa del diodo interno ______________________________ 43

Figura 2-11: Pérdida de Potencia vs. Frecuencia de conmutación ______________________________ 51

Figura 3-1: Grafica 𝑖𝑑 𝑣𝑠. 𝑣𝑔𝑠 del transistor Si ___________________________________________ 54

Figura 3-2: Grafica 𝑖𝑑 𝑣𝑠. 𝑣𝑔𝑠 del transistor SiC __________________________________________ 54

Figura 3-3: Grafica 𝑖𝑑 𝑣𝑠. 𝑣𝑔𝑠 del transistor GaN _________________________________________ 55

Figura 3-4: Grafica de total de carga para el Si-MOSFET ____________________________________ 56

Figura 3-5: Grafica de total de carga para el SiC-MOSFET ___________________________________ 57

Figura 3-6: Grafica de total de carga para el GaN-MOSFET __________________________________ 57

Figura 3-7: Selección tipo de Inversor____________________________________________________ 64

Figura 3-8: Modulación senoidal del ancho del pulso _______________________________________ 65

Figura 3-9: Circuito para generación de SPWM ____________________________________________ 66

Figura 3-10: Señales para generación SPWM ______________________________________________ 66

Figura 3-11: Respuesta en frecuencia de la función de transferencia de un filtro de segundo orden y el

comportamiento según el factor ¨Q¨ ________________________________________________________ 68

Figura 3-12: Simulación Inversor puente completo ideal _____________________________________ 70

Figura 3-13: Señales ideales a la salida del inversor _________________________________________ 70

Figura 3-14: Índice de amplitud en la Onda Seno ___________________________________________ 74

Figura 3-15: Generación señal SPWM con microcontrolador __________________________________ 75

Figura 3-16: Registro del periodo en la muestra de SPWM ____________________________________ 76

Figura 3-17: Creación de una función en el MCU ____________________________________________ 79

Figura 3-18: Valor de cada muestra de la señal SPWM _______________________________________ 79

Figura 3-19: Señales de SPWM generadas por el MCU visualizadas en osciloscopio. _______________ 80

Figura 3-20: Filtro ideal a la salida del puente completo______________________________________ 87

Figura 3-21: Filtro LCL a la salida del puente completo. ______________________________________ 88

Figura 3-22: Simulación del Inversor y Filtro LC Ideal ________________________________________ 90

Figura 3-23: Señal de Tensión a la salida del Inversor ________________________________________ 90

file:///C:/Users/Daniel/Desktop/Meastria%202018-2/Tesis/Capitulos/Versiones%202021/Tesis_14Junio2021_V1.docx%23_Toc74590200




Contenido XII

Figura 3-24: Componentes armónicos a la salida del puente completo del Inversor ________________ 91

Figura 3-25: Componentes armónicos tomados después del filtro LC del Inversor _________________ 91

Figura 3-26: (a) Filtro de salida del Inversor con componentes parásitas _________________________ 92

Figura 4-1: Etapas de cada Inversor en la PCB ____________________________________________ 100

Figura 4-2: Conector Alimentación etapa control _________________________________________ 102

Figura 4-3: Esquemático del conector DB9_______________________________________________ 102

Figura 4-4: Conectores para la etapa de potencia _________________________________________ 103

Figura 4-5: Conectores del BUS-DC en el Esquemático _____________________________________ 103

Figura 4-6: Configuración del Driver para la aplicación de medio puente ______________________ 105

Figura 4-7: Circuito de Bootstrap ______________________________________________________ 106

Figura 4-8: Filtro EMI para la fuente VDD2 ______________________________________________ 108

Figura 4-9: Esquemático de los Drivers para el inversor de puente completo ___________________ 109

Figura 4-10: Distribución de los componentes en las tarjetas del Driver ________________________ 110

Figura 4-11: Empaquetado Si MOSFET ___________________________________________________ 111

Figura 4-12: Empaquetado SiC MOSFE ___________________________________________________ 111

Figura 4-13: Empaquetado GaN MOSFET ________________________________________________ 112

Figura 4-14: Efecto Miller en Inversor ___________________________________________________ 114

Figura 4-15: Configuración Resistencias de Gate ___________________________________________ 115

Figura 4-16: Esquemáticos de la etapa de potencia para cada inversor _________________________ 116

Figura 4-17: Capa Frontal de las tres PCBs ________________________________________________ 119

Figura 4-18: Capa trasera de las tres PCBs ________________________________________________ 119

Figura 4-19: Distribución de componentes en la capa delantera del PCB ________________________ 120

Figura 4-20: Distribución de componentes en la capa trasera del PCB __________________________ 121

Figura 4-21: Ruteo sugerido para el GaN-MOSFET _________________________________________ 122

Figura 4-22: Diseño y fabricación de la PCB GaN-MOSFET ___________________________________ 123

Figura 4-23: Ensamble de PCB y GaN-MOSFET ____________________________________________ 124

Figura 4-24: PCB del Inv-Si-MOSFET _____________________________________________________ 124

Figura 4-25: Componentes en el Inv-Si-MOSFET ___________________________________________ 125

Figura 4-26: PCB del Inv-SiC-MOSFET ____________________________________________________ 125

Figura 4-27: Componentes en el Inv-SiC-MOSFET __________________________________________ 126

Figura 4-28: PCB del Inv-GaN-MOSFET ___________________________________________________ 127

Figura 4-29: Componentes en el Inv-GaN-MOSFET _________________________________________ 127

Figura 4-30: Circuito prueba de la salida superior del Driver _________________________________ 128

Figura 4-31: Señales de salida de los drivers del Inversor ____________________________________ 129

Figura 4-32: Conmutación conjunta de los Si- MOSFET del inversor ____________________________ 130

Figura 4-33: Conmutación conjunta de los SiC- MOSFET del inversor ___________________________ 131

Figura 4-34: Conmutación conjunta de los GaN-MOSFET del inversor __________________________ 132

Figura 4-35: Señales de tensión y corriente en la conmutación del MOSFET _____________________ 133

Figura 4-36: Circuito Amortiguador para medio puente del inversor ___________________________ 135

Figura 4-37: Señal Vds del Si-MOSFET con Snubber _________________________________________ 143

Figura 4-38: Señal Vds. del GaN-MOSFET con Snubber[Fuente: Autor, Tomada del Osciloscopio de

Pruebas] 143

Figura 4-39: Esquemáticos de los Snubbers _______________________________________________ 144

Figura 4-40: Layout de la PCB del Snubber ________________________________________________ 145

Figura 4-41: PCBs de los Snubbers fabricadas _____________________________________________ 146

Figura 4-42: Ensamble y montaje del Snubber sobre los inversores ____________________________ 147

Figura 4-43: Filtro de Salida del Inversor ____________________________________________________ 148

Figura 4-44: Fabricación del Inductor ____________________________________________________ 149

Figura 4-45: Capacitor en el filtro de salida _______________________________________________ 150

Figura 4-46: Implementación del Filtro de salida del Inversor ________________________________ 150

Figura 5-1: Diagrama de Pruebas para el inversor ________________________________________ 152

Figura 5-2: Circuito rectificador para el BUS_DC __________________________________________ 154

Figura 5-3: Equipos para la fuente DC __________________________________________________ 154

Figura 5-4: Cargas de prueba _________________________________________________________ 155

Figura 5-5: Diagrama de conexiones para pruebas de los Inversores __________________________ 156

Figura 5-6: Montaje de las pruebas en Laboratorio. _______________________________________ 157

Figura 5-7: Montaje del inversor con Si-MOSFET __________________________________________ 159

Figura 5-8: Estado de Falla del Inv-Si-MOSFET ___________________________________________ 160

Figura 5-9: Señal de tensión a la Salida del Inv-Si-MOSFET __________________________________ 161

Figura 5-10: Muestra del analizador de armónicos sobre el inversor SI-MOSFET _________________ 161

Figura 5-11: Montaje del inversor SiC-MOSFET ____________________________________________ 162

Figura 5-12: Foto de Mediciones de tensión y corriente a la entrada del Inv-SiC-MOSFET __________ 163

Figura 5-13: Señal de tensión a la Salida del Inv-SiC-MOSFET _________________________________ 164

Figura 5-14: Muestra del analizador de armónicos sobre el inversor SIC-MOSFET ________________ 165

Figura 5-15: Montaje del inversor GaN-MOSFET ___________________________________________ 166

Figura 5-16: Estado de Falla del Inv-GaN-MOSFET _________________________________________ 167

Figura 5-17: Mediciones a la entrada y salida del Inv-GaN-MOSFET ___________________________ 168

Figura 5-18: Señal de tensión a la Salida del Inv-GaN-MOSFET _______________________________ 168

Figura 5-19: Muestra del analizador de armónicos sobre el inversor GaN-MOSFET _______________ 169

Figura 5-20: Comparación de la eficiencia de los Inversores __________________________________ 170

Figura 5-21: Comparación Eficiencia vs. Potencia __________________________________________ 171

Figura 5-22: Promedio y desviación estándar para las muestras de eficiencia ___________________ 172

Figura 5-23: Comparación de suministro la potencia de los Inversores _________________________ 173

Contenido XIV

Lista de tablas

Pág.

Tabla 1-1: Requerimientos eléctricos de los Inversores .............................................................................. 22

Tabla 2-1: Acrónimos de los materiales semiconductores .......................................................................... 24

Tabla 2-2: Propiedades eléctricas de los semiconductores Si, SiC y GaN. ................................................... 25

Tabla 2-3: Figura del mérito semiconductores Si, SiC y GaN ....................................................................... 27

Tabla 2-4: Selección transistores MOSFET de potencia .............................................................................. 30

Tabla 2-5: Características Eléctricas de los MOSFETs ................................................................................. 31

Tabla 2-6: Costos de los MOSFETs .............................................................................................................. 31

Tabla 2-7: Pérdida de potencia teórica del transistor Si-MOSFET ............................................................... 49

Tabla 2-8: Pérdida de potencia teórica del transistor SiC-MOSFET ............................................................ 49

Tabla 2-9: Pérdida de potencia teórica del transistor GaN-MOSFET .......................................................... 50

Tabla 3-1: Voltaje gate-source Vgs mínimo ................................................................................................ 55

Tabla 3-2: Cálculo de cargas en el encendido ............................................................................................. 58

Tabla 3-3: Tiempo de encendido del transistor. .......................................................................................... 59

Tabla 3-4: Corriente en gate para el encendido del transistor .................................................................... 59

Tabla 3-5: Cálculo de corriente y voltaje en la región Flat .......................................................................... 60

Tabla 3-6: Parámetros para selección del Driver ........................................................................................ 61

Tabla 3-7: Características eléctricas de los Drivers ..................................................................................... 62

Tabla 3-8: Índice de modulación de frecuencias seleccionadas .................................................................. 72

Tabla 3-9: Valores del registro TBPRD ........................................................................................................ 78

Tabla 3-10: Parámetros de la frecuencia de conmutación de los Inversores ........................................... 81

Tabla 3-11: Cálculo de los armónicos del Inv-Si-MOSFET ............................................................................... 83

Tabla 3-12: Cálculo de los armónicos del Inv-SiC-MOSFET .............................................................................. 84

Tabla 3-13: Cálculo de los armónicos del Inv-GaN-MOSFET ............................................................................ 85

Tabla 3-14: Propiedades eléctricas del material de ferrita Tipo 77 .......................................................... 94

Tabla 3-15: Parámetros físicos de los núcleos de ferrita .......................................................................... 94

Tabla 3-16: Densidad de corriente en el alambre conductor .......................................................................... 94

Tabla 3-17: Parámetro del devanado ....................................................................................................... 95

Tabla 3-18: Número máximo de vueltas en el núcleo ............................................................................... 95

Tabla 3-19: Valores máximos de Inductancias en el núcleo ..................................................................... 96

Tabla 4-1: Calculo del Condensador de Bootstrap .................................................................................... 107

Tabla 4-2: Max potencia disipada permitida en el MOSFET .....................................................................113

Tabla 4-3: Tiempo apagado de la corriente 𝐼𝑑. ........................................................................................137

Tabla 4-4: Valores del capacitor Csn del Snubber .....................................................................................138

Tabla 4-5: Tiempos mínimos de ON y OFF del MOSFET ............................................................................138

Tabla 4-6: Valor máximo de la resistencia Rsn del Snubber .....................................................................139

Tabla 4-7:Valor final de Rsn del Snubber .......................................................................................................140

Tabla 4-8: Parámetros de sobretensión ....................................................................................................140

Tabla 4-9: Calculo Csobre y Rsobre del Snubber Sobretensión .................................................................141

Tabla 4-10: Selección del inductor ¨Ls¨ del Snubber de Apagado ...........................................................142

Tabla 4-11: Parámetros de Fabricación del Inductor.....................................................................................148

Tabla 5-1: Equipos Laboratorio .................................................................................................................153

Tabla 5-2: Elementos del circuito rectificador ...........................................................................................154

Tabla 5-3: Cargas resistivas del inversor ...................................................................................................155

Tabla 5-4: Resultados de la medición para inversor Si-MOSFET ...............................................................160

Tabla 5-5: Resultados de la medición para inversor SiC-MOSFET .............................................................163

Tabla 5-6: Resultados de la medición para inversor GaN-MOSFET ...........................................................167

Lista de Símbolos y abreviaturas XVI

Lista de Símbolos y abreviaturas

Símbolos Término Unidades

Campo eléctrico [V/m]

𝐸𝑔 Banda de energía prohibida [eV]

𝑣𝐷 Velocidad de saturación [x 10ˆ7 cm/s]

𝐼𝑑 Corriente en Drain [A]

𝐼𝑔 Corriente en gate

𝐼𝐷𝑀 Corriente máxima en Drain [A]

𝑅𝐷𝑆(𝑂𝑁) Resistencia en conducción [Ω]

𝑉𝑔 Voltaje en gate

𝑉𝐺𝑆(𝑇𝐻) Tensión umbral [V]

𝑉𝐺𝑆(𝑀𝐴𝑋) Tensión máxima en gate [V]

𝐶𝑔𝑠 Capacitancia gate - source [F]

𝐶𝑠𝑑 Capacitancia drain – source [F]

𝐶𝑑𝑔 Capacitancia drain - gate [F]

𝐶𝑖𝑠𝑠 Capacidad de entrada [F]

Crss Capacidad de Miller [F]

𝐶𝑜𝑠𝑠 Capacidad de Salida [F]

𝑄𝑔𝑑 Carga en gate-drain [C]

𝑃𝐿𝑂𝑆𝑆 Pérdidas de Potencia en los MOSFETS [W]

𝑃𝐶𝑂𝑁𝐷 Potencia disipada por Conducción [W]

𝑃𝑆𝑊 Potencia disipada por la Conmutación [W]

𝑃𝑂𝑁 Pérdidas en el encendido [W]

𝑃𝑂𝐹𝐹 Pérdidas en el apagado [W]

𝐸𝑂𝑁 Energía consumida en el encendido [J]

𝐸𝑂𝐹𝐹 Energía consumida en el apagado [J]

Lista de Símbolos y abreviaturas XVII

𝑃𝐶𝑃 Potencia disipada por las capacitancias

parasitas

[W]

𝑃𝐼𝑆𝑆 Potencia disipada por la capacitancia de entrad [W]

𝑃𝑂𝑆𝑆 Potencia disipada por la capacitancia de salida [W]

𝑃𝑟𝑟 Potencia disipada en el diodo interno [W]

𝑓𝑠𝑤 Frecuencia de Conmutación [W]

𝑡𝑓𝑣 Tiempo de caída del Voltaje drain-souce [s]

𝑡𝑟𝑖 Tiempo de subida de la corriente en drain [s]

𝑡𝑟𝑣 Tiempo de subida del Voltaje drain Souce [s]

𝑡𝑓𝑖 Tiempo de caida de la corriente en drain [s]

𝐴𝑃 Amplitud de la portadora). [V]

𝐴𝑅 Amplitud de la referencia [V]

𝑀𝑎 índice de modulación de amplitud N.A

𝑀𝑓 índice de modulación de frecuencia N.A

𝑓𝑅 Frecuencia de la señal de referencia [Hz]

𝑓𝑃 Frecuencia de la señal portadora [Hz]

𝑓𝑂𝑆𝐶 Frecuencia reloj interno del MCU [Hz]

𝑡𝐶𝑌𝐶 Periodo de la máxima frecuencia [s]

𝐶𝐵 Condensador de Bootstrap [F]

𝛿 Factor de amortiguación N.A

𝜂 Eficiencia [%]

𝑃𝐷𝑖𝑠,𝐻𝑒𝑎𝑡𝑠𝑖𝑛𝑘 Max. Potencia con disipador [W]

Lista de Símbolos y abreviaturas XVIII

Abreviatura Término

AC Corriente Alterna

BFOM Baliga FOM

BUS DC Tensión de alimentación de la etapa de potencia

DC Corriente Directa

EPC Eficiencia en la conversión de potencia

FOM Figuras de mérito

GaN Nitruro de Galio

GaN-MOSFET MOSFET del material Nitruro de Galio

HEMT High electron mobility transistor

Inv-GaN-MOSFET Inversor compuesto por GaN-MOSFET

Inv-SiC-MOSFET Inversor compuesto por SiC-MOSFET

Inv-Si-MOSFET Inversor compuesto por SI-MOSFET

JFOM Johnson FOM

MCU Microcontrolador

MOSFET Transistor de efeto de campo metal oxido semiconductor

PCB Print Circuit Board

PWM Modulación del ancho de pulso

RMS Raíz media cuadrática

Si Silicio

SiC Carburo de Silicio

SiC-MOSFET MOSFET del material Carburo de Silicio

Si-MOSFET MOSFET del material de Silicio

SPWM modulación senoidal por ancho de Pulso

TB Time-Base

TBPRD Time base period register

VA Potencia Aparente

VDD2 Fuente de tensión de salida del driver

VDDI Fuente de tensión de entrada al driver

WBG Alto Valor de energía en la banda prohibida

1. Introducción

La electrónica de potencia juega un papel relevante en el ciclo de generación,

almacenaje y distribución de la energía eléctrica, debido a que la principal porción de

energía eléctrica generada es consumida por los usuarios después de la realización de

varias transformaciones, a través de equipos de electrónica de potencia como

conversores AC/DC, DC/DC y DC/AC (Tsunenobu Kimoto, 2014). Una gran porción de

las pérdidas de potencia en estos conversores es producida en sus dispositivos

semiconductores, como son los diodos y transistores, normalmente estos dispositivos

están basados en la tecnología madura y mayormente producida como es el silicio (Si),

sin embargo el silicio tiene limitaciones debido a sus rango de tensión, temperatura y

frecuencia de operación, por lo que se requiere una nueva generación de dispositivos de

potencia que posean mejor desempeño en estas limitaciones. Alguno de los elementos

que mejoran estas condiciones son los fabricados con materiales semiconductores de

alto valor de energía en la banda prohibida (WBG), tales como el Nitruro de Galio (GaN)

y el Carburo de Silicio (SiC) (T. Wu, 2009), los cuales presentan el mejor desempeño

versus el tradicional semiconductor de Silicio en características como: Manejo de

mayores tensiones, Alta temperatura de operación y Alta frecuencia de conmutación

(Godignon, 2012), adicionalmente estos elementos poseen procesos de fabricación

maduros, y sus fabricantes ofrecen gran variedad de estos semiconductores a diferentes

potencias.

20 Comparación de la eficiencia de los semiconductores SiC y GaN para MOSFET

de Potencia, a través del diseño e implementación de un conversor DC-AC

1.1 Problema

En la industria de la electrónica de potencia, los fabricantes de equipos priorizan en sus

diseños el lograr alcanzar una alta eficiencia en el desempeño de sus equipos, debido

que estos deben cumplir con certificaciones de calidad y normas internacionales de alta

eficiencia energética, que permitan ofrecer confiabilidad al usuario final y entrar a

participar en mercados internacionales (Energy Start, 2020). En los últimos años ha

habido una tendencia en los fabricantes de componentes electrónicos por ofrecer nuevos

materiales semiconductores con alto valor de energía en la banda prohibida (WBG),

particularmente para los MOSFET de potencia, como son el Nitruro de Galio (GaN) y el

Carburo de Silicio (SiC), los cuales tienen como principal característica alcanzar una alta

eficiencia en la conmutación a altas frecuencias.

Los equipos de conversión DC-AC también llamados inversores de potencia, son usados

en un amplio rango de industrias como son las de energías renovables y de vehículos

eléctricos, sin embargo los niveles de eficiencia de estos equipos son limitados por las

pérdidas en la conmutación (pico y promedio) de los MOSFETs de potencia, las cuales

varían según el tipo de material semiconductor con que esté construido (Rodríguez,

2011), razón por la cual estas industrias requieren implementar componentes

semiconductores y topologías altamente eficientes (mayor al 95 %) que permitan cumplir

con las certificaciones técnicas del mercado y a garantizar su confiabilidad.

Capítulo 1. Introducción 21

1.2 Objetivos

1.2.1 Objetivo general

A partir del concepto de Alta Eficiencia en la conversión de Potencia (ECP) (Baker R. ,

2010) y la investigación de las propiedades eléctricas de los nuevos materiales

semiconductores, se plantea comparar la eficiencia de los semiconductores

convencionales de Silicio (Si) con los semiconductores WBG de Carburo de Silicio (SiC)

y Nitruro de Galio (GaN) en los transistores tipo MOSFET, a través del diseño e

implementación de tres convertidores DC-AC (inversor de potencia) adaptables a

sistemas de energías renovables. Cada prototipo debe ser capaz generar una tensión AC

sinusoidal de salida de 120V (RMS) a una frecuencia de 60 Hz, con una potencia máxima

de 500 VA en la carga de salida.

1.2.2 Objetivos específicos

Investigar los nuevos materiales semiconductores con propiedades de WBG.

Investigar MOSFETs de potencia fabricados con los semiconductores WBG.

Calcular teóricamente las pérdidas de potencia y las frecuencias óptimas de

conmutación de cada MOSFET.

Diseñar e implementar un conversor DC-AC para cada tipo de semiconductor WBG

bajo el concepto de alta Eficiencia en la conversión de Potencia.

Cada prototipo será implementado con una topología de puente completo y probado

con cargas no reactivas.

Medir potencias y eficiencias de cada uno de los conversores DC-AC fabricados.



1.3 Alcances

A continuación, se presentan los alcances que se plantearon al inicio de la tesis conforme

a los recursos de tiempo y materiales disponibles durante el proceso de investigación,

diseño e implementación de los inversores de potencia:

a) Selección de las topologías de un Inversor de tensiones DC/AC, enfocadas en

obtener la máxima Eficiencia en la conversión de Potencia (ECP).

b) Diseño y construcción de tres Inversores de forma modular, de tal manera que se

permita realizar las mediciones de cada etapa del sistema por separado.

c) En la etapa de potencia del inversor, implementar MOSFETs fabricados con

materiales semiconductores de Silicio (Si), Nitruro de Galio (GaN) y Carburo de Silicio

(SiC).

d) Los requerimientos eléctricos que deben cumplir los inversores en la carga de salida

se especifican en la siguiente tabla:

Tabla 1-1: Requerimientos eléctricos de los Inversores

Parámetro Valor Requerido

Voltaje de entrada 170Vdc

Voltaje de salida 120Vrms (+/- 10%)

Corriente de salida 4.17Arms (+/- 10%)

Tipo de Señal salida Sinusoidal pura

Potencia a la Salida 500VA (A máxima carga)

Frecuencia de Salida 60 Hz (+/- 5%)

Factor de Potencia 1 (Para carga resistiva)

Eficiencia ≥ 90%

Distorsión Armónica ≤ 5%

e) Programación del módulo controlador, que permita ajustar los siguientes

parámetros: Ciclo útil del PWM, amplitud y frecuencia de oscilación de las señales

que alimentara las terminales gate de los MOSFET en el tren de Potencia.

f) Identificación del punto de máxima potencia y eficiencia de cada inversor,

probando diferentes frecuencias de trabajo y a diferentes cargas.

Capítulo 1. Introducción 23

1.4 Limitaciones

A continuación, las limitaciones en los recursos que se presentaron en el desarrollo de

esta tesis investigativa:

El periodo de tiempo en que se realizó la implementación de los prototipos fue

entre los meses de noviembre de 2019 y noviembre 2020

Los recursos económicos para la realización del presente Tesis investigativa

fueron soportados plenamente por el estudiante.

Los laboratorios donde se desarrollaron las pruebas fueron en la Universidad

Nacional de Colombia en los meses de octubre y noviembre de 2020.

La fabricación y pruebas iniciales de los prototipos se desarrollaron en un

laboratorio personal montado por el estudiante, en el periodo de junio de 2019 a

octubre de 2020.

Todos los elementos electrónicos utilizados en la construcción de los prototipos

fueron importados al país por el estudiante.

Las tarjetas de circuito impreso PCB, fueron fabricadas por empresas privadas del

orden nacional en los meses de abril y mayo de 2020

Los tiempos y lugares donde se desarrolló esta investigación se vieron afectados

por las restricciones generadas a causa de la pandemia global del COVID-19.

2. Marco Referencial

En este capítulo se expondrán los fundamentos de los conceptos que se tuvieron en

cuenta en el desarrollo de la presente investigación.

2.1 Características eléctricas de los materiales semiconductores Si, SiC y GaN

La industria de la electrónica de potencia utiliza en su mayoría variedad de IGBTs o

MOSFETs, como dispositivos de conmutación basados en Silicio (Si) principalmente por

el bajo costo de fabricación, los cuales han alcanzado sus límites de desarrollo en

términos de velocidad de conmutación y la resistencia de encendido (Ron) (Cooper,

2014). Por lo que nuevos materiales con amplia banda prohibida, llamada también WBG

por sus siglas en inglés (Wide Band Gap) han sido desarrollados y comercializados como

remplazo del Silicio tal como son el Carburo de Silicio (SiC) y Nitruro de Galio (GaN)

(Kimoto, 2014). Para efectos prácticos, los materiales semiconductores se nombrarán en

adelante por sus acrónimos, y del mismo modo, se nombrarán los transistores tipo

MOSFET compuestos por estos materiales semiconductores, de la siguiente manera:

Tabla 2-1: Acrónimos de los materiales semiconductores

Material

Semiconductor

Silicio

→ Si.

Carburo de Silicio

→ SiC.

Nitruro de Galio

→GaN.

Transistor de potencia

tipo MOSFET Si-MOSFET SiC-MOSFET GaN-MOSFET

[Fuente: Autor]

Capítulo 2. Marco Referencial 25

La principal característica de los semiconductores WBG son los efectos generados en los

electrones cuando pasan a través de la banda de energía prohibida 𝐸𝑔 y sus propiedades

al viajar por la banda de conducción, como se muestra en la Figura 2-1. Cuando el

material semiconductor se excita eléctricamente los electrones de la banda de valencia

pasan a través de la banda prohibida y llegan a la banda de conducción, luego allí al ser

expuestos a un campo eléctrico ( ) los electrones se mueven a través de la banda de

conducción (Raymond S. Pengelly, 2012).

Figura 2-1: Bandas de energía en un semiconductor

[Fuente: Autor]

Ahora en la Tabla 2-2 se presenta un cuadro comparativo con las propiedades eléctricas

de estos materiales semiconductores (Rodríguez, 2011), los parámetros aquí expuestos

se usarán como insumo para definir el tipo de material semiconductor que se usará en

los MOSFET de potencia, que a su vez se implementarán en los inversores de la

presente Tesis:

Tabla 2-2: Propiedades eléctricas de los semiconductores Si, SiC y GaN.

Material

Band Gap

Energy (eV)

Critical Breakdown

Field (MV/cm)

Thermal Conductance

(W/cm-°K)

Mobility (cm2/V-s)

Saturated Velocity

(107 cm/s)

Relative Dielectric Constant

ɛr

Si 1.1 0.3 1.5 1300 1 11.9

SiC 3.2 3.5 3.7 260 2 10

GaN 3.4 2 1.5 1500 2.7 9.5

[Fuente: (Rodríguez, 2011)]



A continuación, se explica cada uno de los parámetros mostrados en la Tabla 2-2 y sus

efectos según el tipo de semiconductor:

Banda de energía prohibida 𝑬𝒈[eV] (Energy Band-Gap):

Los semiconductores SiC y GaN tienen valores de 𝐸𝑔 superiores (>3 eV) lo que permite a

los MOSFETs compuestos por los semiconductores WBG operar a temperaturas

superiores a los 200 grados Celsius, mientras que los Si-MOSFET pude trabajar máximo

a 160 grados Celsius (Raymond S. Pengelly, 2012).

Velocidad de saturación (𝒗𝑫) [x 10ˆ7 cm/s]:

Es definida como la velocidad de los portadores proporcional al campo eléctrico aplicado,

donde después de determinado tiempo los electrones alcanzan una velocidad neta

(Niehenke, 2015). A mayor a velocidad de saturación el MOSFET tiende a soportar

mayores picos de corriente.

Break Down Field [MV/cm]:

Este parámetro es definido como la capacidad de la juntura P/N o una barrera Schottky,

de soportar un campo eléctrico muy grande en dirección inversa, evitando fugas de

corriente y ruptura de la juntura (Niehenke, 2015). En el caso del SiC-MOSFET y GaN-

MOSFET este valor es 10 veces mayor que el del Si-MOSFET.

Thermal Conductance [W/cm-°K]:

La temperatura de trabajo del transistor depende de este parámetro y en el caso del SiC-

MOSFET este parámetro es dos veces mayor que para GaN-MOSFET y SI-MOSFET, lo

que permite operar gran cantidad de potencia sin sufrir un mayor incremento de

temperatura en la juntura (Niehenke, 2015), lo que también resulta en minimizar la

dimensión del disipador térmico en el inversor.

De manera adicional se realiza la comparación de las características eléctricas del

MOSFET de Silicio (Si), el Carburo de Silicio (SiC) y Nitruro de Galio (GaN), utilizando el

concepto de figuras de mérito (FOM) a través de dos métodos (Rodríguez, 2011), el

primero es el método llamado Baliga (BFOM) el cual define la calidad del semiconductor

en términos de sus pérdidas en conducción, y el segundo es el método de es el llamado


Johnson (JFOM) el cual define la calidad del semiconductor según la potencia y

frecuencia de conmutación del semiconductor, relacionando los parámetros del Campo

¨E¨ critico de ruptura vs. Velocidad de saturación 𝑣𝐷 (Rodríguez, 2011)

Tabla 2-3: Figura del mérito semiconductores Si, SiC y GaN

Material BFOM Norm to Si

JFOM Norm to Si

Si 1 1

SiC 11.5 5.8

GaN 16.1 7.7

[Fuente: (Rodríguez, 2011)]

En la Tabla 2-3 se observa que el semiconductor de GaN tiene 16 veces menos perdidas

que el semiconductor de Si y a su vez es 7 veces más rápido con al mismo nivel de

potencia, el resultado de esta comparación es que con los semiconductores de GaN y de

SiC se puede trabajar a mayores frecuencias de conmutación sin afectar su eficiencia, y

del mismo modo menores pérdidas, en otras palabras, mayor frecuencia de conmutación

con la misma eficiencia.

2.2 Parámetros de eficiencia en los MOSFETs

Una vez definidas las características eléctricas de los semiconductores con WGB, ahora

es necesario tener como punto de partida los parámetros de diseño para un conversores

DC-AC, llamado en adelante inversor de potencia. Se procederá a seleccionar la

topología más apropiada para alcanzar la mayor eficiencia, en general las topologías

para un inversor contienen un circuito de puente completo o medio puente que funciona a

una frecuencia constante, bajo una modulación del ancho de pulso (PWM) para la

conmutación de los transistores tipo MOSFET, los cuales deben manejar tensiones

mínimas a la entrada de su terminal gate y altas corrientes a la salida entre sus

terminales drain-source, procurando tener a la salida del inversor una señal sinusoidal

con una tensión máxima en su armónico principal, con armónicos muy pequeños en alta

frecuencia y bajos niveles de corriente de rizado en la carga después del filtro de salida.

Es de resaltar que los niveles de eficiencia de los inversores son limitados principalmente

en la etapa de potencia y particularmente por las pérdidas en la conmutación (pico y

promedio) de los transistores MOSFET (SINGH, 2008) , como se verá más adelante en la



sección 2.6, estas pérdidas varían según el tipo de material semiconductor con que el

transistor es construido, razón por la cual es necesario definir algunos parámetros de

comparación entre los transistores a implementar.

A continuación, se presentan cuatro características fundamentales de los transistores tipo

MOSFET (Rashid, 2011), y estos serán los parámetros que se utilizarán para comparar y

posteriormente implementar los transistores en el diseño del inversor:

1. Máxima tensión entre las terminales Drain – Source:

Corresponde a la tensión de ruptura que soporta la unión entre el substrato (unido a la

Source) y el Drain, normalmente denominada por los fabricantes como VDSS o

V(BR)DSS. Este parámetro también es acompañando por una pequeña la fuga de

corriente que existe entre el drain y la source cuando la tensión de gate es cero en el

MOSFET del tipo enriquecimiento de canal, esta corriente tiende a crecer cuando se

eleva la temperatura del MOSFET.

2. Máxima corriente en la terminal drain del MOSFET:

Es la corriente máxima que puede soportar el drain de manera continua, y es

denominada por los fabricantes como ¨𝐼𝐷¨, junto con este parámetro se especifica

también el pulso de corriente máximo ¨𝐼𝐷𝑀¨ que el drain MOSFET puede soportar en una

pequeña fracción de tiempo.

3. Resistencia en conducción

Es la resistencia entre las terminales drain-source del MOSFET y es denominada

¨𝑅𝐷𝑆(𝑂𝑁)¨, esta resistencia tiende a aumentar con la temperatura, disminuye a medida

que crece la tensión de la Gate y tiende a tener valores grandes en algunos MOSFETs

con altos valores de tensión VDSS (VDSS>500V).

4. Tensiones umbral

Es el valor de tensión que se debe suministrar a la terminal gate para que inicie la

conducción entre las terminales drain-source del MOSFET, los fabricantes la identifican

como tensión umbral 𝑉𝐺𝑆(𝑇𝐻) y este valor cambia con la temperatura. A este parámetro lo


acompaña también el valor de la tensión máxima que soporta el MOSFET en su gate

denominada 𝑉𝐺𝑆(𝑀𝐴𝑋).

Una vez definidos los parámetros eléctricos de los semiconductores y los parámetros que

determinan la eficiencia de los MOSFET de potencia, se procede a analizar los

MOSFETs existentes en el mercado.

2.2.1 Selección de los MOSFET de potencia

Con base al análisis anterior y a los requerimientos eléctricos del inversor que se desea

implementar en la presente Tesis, se procede a buscar en el mercado MOSFETs de

potencia construidos con los materiales semiconductores WBG analizados en el presente

capitulo, para esto se tendrán las siguientes consideraciones:

Selección del Si-MOSFET

La selección de transistor se hace en base a los requerimientos eléctricos propuestos en

esta tesis los cuales se especifican en la Tabla 1-1: Requerimientos eléctricos de

los Inversores, donde se requiere que el MOSFET maneje una tensión mínima en 𝑉𝑑𝑠 de

170Vdc, una corriente 𝐼𝐷 de 5A, y permita ser conmutado a frecuencias superiores de

20kHz.

Selección del SiC-MOSFET

Debido a que el SiC-MOSFET tiene menor movilidad de los electrones comparado con el

Si-MOSFET y el GaN-MOSFET lo que significa que la resistencia entre sus canales es

mayor, este transistor requiere una mayor tensión en la terminal de gate, por lo que es

necesario seleccionar un SiC-MOSFET que conserve una resistencia 𝑅𝑂𝑁 pequeña a

pesar de que la tensión de umbral 𝑉𝑇𝐻 sea mayor a los otros MOSFETs.

En la Tabla 2-4 se muestra el SiC-MOSFET seleccionado de la empresa ROHM

Semiconductor, el cual cuenta una resistencia 𝑅𝑂𝑁 que disminuye progresivamente

conforme sea 𝑉𝑔𝑠 > 16𝑉, de no cumplirse esto en la resistencia 𝑅𝑂𝑁 se podrían presentar

fugas térmicas (ROHM Semiconductor, 2014), así mismo la tensión 𝑉𝑇𝐻 decrece a

medida que se incrementa la temperatura, lo que permite tener mayor inmunidad al ruido

comparado con el Si-MOSFET.



Selección del GaN-MOSFET

Al momento de seleccionar el GaN-MOSFET pese a las ventajas nombradas del GaN

HEMT (High electron mobility transistor), hay aspectos a tener en cuenta en la terminal

gate, ya que al manejar una alta frecuencia de conmutación se debe proveer a la gate un

pico de corriente de 0.5A~5A en un rango de nanosegundos, por lo que además de

seleccionar un MOSFET que cumpla con los requerimientos del inversor propuesto, se

debe seleccionar un driver adecuado que alimente la terminal gate, como se muestra

más adelante en la Sección 3.2 (Selección de Driver).

Del mismo modo, en el mercado de semiconductores las principales compañías que

producen este tipo de GaN-MOSFET son: Efficient Power Conversion (EPC), Fujitsu,

Transphorm and GaNSystems. En este caso se seleccionan los GaN-MOSFET del

fabricante GaN Systems en su familia E-HEMT (Enhancement High Electron Movility

Transistor) y se especifica en la Tabla 2-4, este fabricante realiza el montaje del

semiconductor en un encapsulado con dos capas de cobre y rodeado por varias capas

de fibra de vidrio (GaN Systems, 2020), obteniendo como resultado:

Mejoramiento de la resistencia térmica

Una baja inductancia parásita en sus terminales

La reducción de las capacitancias parasitas

Debido a que el transistor está totalmente embebido al empaque se logrando una alta

densidad de potencia.

A continuación, se presentan los MOSFET de potencia, seleccionados para cada material

semiconductor:

Tabla 2-4: Selección transistores MOSFET de potencia

MATERIAL REFERENCIA FABRICANTE

Silicio (Si) HEXFET Power MOSFET IRFP360N Vishay

Intertechnology

Carburo de Silicio (SiC) Power MOSFET SCT2080KEC ROHM

Semiconductor

Nitruro de Galio (GaN) E-HEMT Power Transistor

GS66508T

GaN Systems


Las características eléctricas de los MOSFETs de potencia seleccionados son mostradas

a continuación:

Tabla 2-5: Características Eléctricas de los MOSFETs

[Fuente:Fabricantes (Vishay, 2020), (ROHM Semiconductor, 2020),(GaN Systems, 2020)] *Costos actualizados al 16 de febrero de 2021, de las siguientes páginas de proveedores:

Tabla 2-6: Costos de los MOSFETs MOSFET Página web

IRFP360N https://www.digikey.com/en/products/detail/vishay-siliconix/IRFP360PBF/811585

SCT2080KEC https://www.digikey.com/en/products/detail/rohm-semiconductor/SCT2080KEC/4004800?s=N4IgTCBcDaIMoGEAqYAMAOVBpAogkAugL5A

GS66508T https://www.mouser.com/Semiconductors/Discrete-Semiconductors/Transistors/MOSFET/_/N-ax1sf?Keyword=GS66508T&FS=True

Si SiC GaN

IRFP360N *SCT2080KEC *GS66508T

Canal N, Canal N, Canal N,

Tensión de ruptura Drain - Source 400 1200 V 650 V

Resistencia en conducción [Ω] 200.0E-3 80.0E-3 50mΩ

Resistencia en conducción [Ids=5A] 200.0E-3 80.0E-3 53.0E-3

Corriente continua máxima -Drain 23 40 A 30 A

Pulso de corriente máximo 92 A 80 A 72 A

Fuga de Corriente en Gate = 0V ; VG=0 25µA 1µA 2µA

Potencia Disipada 280 W 262W

Tensiones alimantaciom Gate - Source [V] 20 15 5

Tensiones umbral Gate - Source De 2 ~ 4 V De 1,6 ~ 4 V De 1,1 ~ 2.6 V

Capacidad de entrada [pF] 4500pF 2080pF 260pF

Capacidad de entrada [pF] 4.5E-9 2.1E-9 260.0E-12

Capacidad de Salida [pF] 1100pF 77pF 65pF

Capacidad de Salida [pF] 1.1E-9 130.0E-12 90.0E-12

Capacidad de Miller o Inversa [pF] 490pF 16pF 2pF

Capacidad de Miller o Inversa [pF] 490.0E-12 27.0E-12 1.3E-12

Total de la carga en Gate [nC] 210nC 106 nC 5.8 nC

Carga Gate-Source [nC] 30nC 27 nC 2.2 nC

Carga Gate-Drain [nC] 110nC 31 nC 1.8 nC

Retraso de encendido 18 ns 35 ns 4.1 ns

Tiempo de subida, para ON [ns] 79.0E-9 36.0E-9 3.7E-9

Retraso de apagado 100ns 76 ns 8 ns

Tiempo de decaimiento, para ON [ns] 67.0E-9 22.0E-9 5.2E-9

Para E_on 146.0E-9 58.0E-9 15.8E-9

Para E_off 146.0E-9 17.0E-9 2.5E-9

Resistencia termica a T_ambiente 41 °C/W 50 °C/W 24 °C/W

Temperatura MAX de la union 150 °C 175 °C 150 °C

Perdida Energia durante Turn-on Eon (E_as) 1200 mJ 174 uJ 47.5 uJ

Perdida Energia durante Turn-off Eoff (E_ar) 28 mJ 51 uJ 7.7 uJ

Forward Voltaje V_sd [V] 1.8 4.6 0

Reverse recovery time t_rr [s] 420E-9 31E-9 0

Peak reverse recovery current I_rrm [A] 0.03 2.3 0

Precio por Unidad Dolares [U$] 4.6 24.82 16.85

Tipo

Semiconductor

Modelo

𝑃𝐷

𝐼𝐷

𝑉𝐷𝑠𝑠

𝑅𝐷𝑆(𝑂𝑁)

𝐼𝐷𝑠𝑠

𝐼𝐷𝑀𝐴𝑋

𝑉𝐺𝑆

𝐶𝑖𝑠𝑠

𝐶𝑜𝑠𝑠

𝐶𝑟𝑠𝑠

𝑄𝑔

𝑄𝑔𝑠

𝑄𝑔𝑑

𝐷(𝑂𝑁)

𝐷(𝑂𝐹𝐹)

𝑟𝑖𝑠𝑒

𝑓𝑎

𝑅 𝐴

𝑉𝑔𝑠(𝑇𝐻)

𝐶𝑖𝑠𝑠 [Vds=170V]

𝐶𝑜𝑠𝑠 [Vds=170V]

𝐶𝑟𝑠𝑠 [Vds=170V]

𝑅𝐷𝑆(𝑂𝑁)



2.3 Definición Eficiencia en la conversión de Potencia

Una vez definidos los materiales semiconductores con WBG y seleccionados los

MOSFETs de potencia de Si, SiC y GaN que se desean implementar en los inversores,

ahora se procede a exponer el desempeño de estos MOSFETs en sistemas de

conversión de potencia, donde la eficiencia de un sistema eléctrico se define como la

relación entre la potencia útil de salida dividido la potencia de entrada.

𝜂 =𝑃𝑜𝑡𝑒𝑛𝑐𝑖𝑎 𝑆𝑎𝑙𝑖𝑑𝑎

𝑃𝑜𝑡𝑒𝑛𝑐𝑖𝑎 𝐸𝑛𝑡𝑟𝑎𝑑𝑎

(2-1)

De manera similar la eficiencia en la conversión de potencia (ECP) es definida como la

relación porcentual entre la potencia entregada a una carga y la potencia entregada por

su fuente (Baker R. , 2010), en otras palabras, un conversor con eficiencia perfecta no

disipa ninguna energía en su conversión de potencia, ya que toda la energía de la fuente

de alimentación es suministrada a la carga, el valor de ECP es definida de la siguiente

forma:

(2-2)

Según lo anterior, para conversores DC-AC el objetivo es lograr tener las pérdidas más

bajas en cada uno de los elementos que lo componen, y es principalmente en la etapa de

potencia donde se deben alcanzar las menores perdidas en la conmutación (Niehenke,

2015).

2.4 Características de la conmutación de un MOSFET:

En los MOSFET de potencia los tiempos de conmutación 𝑡𝑟𝑖𝑠𝑒 y 𝑡𝑓𝑎 son más rápidos

que en otros dispositivos usados en electrónica de potencia tales como tiristores,

transistores bipolares, IGBT, etc. Esto es debido a que los MOSFET son de conducción

unipolar, en donde los niveles de corriente que conduce el transistor se controlan por la

tensión en la gate y no están asociados al aumento de su concentración de portadores


minoritarios que luego son difíciles de eliminar para que el dispositivo deje de conducir

(Niehenke, 2015). Sin embrago la velocidad de conmutación del MOSFET está limitada

por las capacitancias parásitas propias del dispositivo, las cuales se muestran en la

siguiente figura:

[Fuente: Autor]

Estas capacidades parasitas se definen como:

Cgs: La capacitancia gate - source, llamada también capacitancia lineal.

Cds: La capacitancia drain – source, llamada también capacitancia de transición.

Cdg: La capacitancia drain - gate, llamada también capacitancia de Miller o no lineal.

En las hojas de datos suministradas por los fabricantes de los transistores MOSFET se

especifican los valores de tres capacidades parasitas distintas a las anteriores, pero

relacionadas entre sí de la siguiente manera:

- La Capacidad de entrada, la cual está compuesta por:

𝐶𝑖𝑠𝑠 = 𝐶𝑔𝑠 + 𝐶𝑑𝑔 ( 2-3 )

[Fuente: Autor]

Figura 2-2: Capacidades parásitas en el transistor MOSFET



- La Capacidad de Miller o Inversa, la cual está compuesta por:

Crss = Cdg ( 2-4 )

[Fuente: Autor]

- Capacidad de Salida, está compuesta por:

𝐶𝑜𝑠𝑠 = 𝐶𝑑𝑠 + 𝐶𝑑𝑔 ( 2-5 )

[Fuente: Autor]

La carga y la descarga de estas capacitancias parásitas retrasan las conmutaciones de

corriente y tensión, generando pérdidas de energía que a su vez restringen el rango de

las frecuencias de conmutación de los MOSFET de potencia. Para poder detallar el

efecto de las capacitancias parasitas en la operación del MOSFET a continuación, se

realiza el análisis de su comportamiento en el momento de encendido ¨ON¨.

2.5 Proceso de encendido “ON” del MOSFET

Conforme a las características de las capacidades parásitas de los MOSFET a

implementar, a través del proceso de encendido de los MOSFET se determinará la carga

necesaria que se debe suministrar a los capacitores parásitos 𝐶𝑔𝑑 y 𝐶𝑔𝑠 para encender

cada transistor, este proceso se detalla a continuación:


Figura 2-3: Proceso de encendido Transistor MOSFET

[Fuente: Autor]

Como se muestra en la anterior figura, cuando el transistor está apagado ¨OFF ¨ es decir

cuando actúa como circuito abierto, por el capacitor 𝐶𝑑𝑔 está pasando una corriente 𝐼𝑑;

al momento de conmutar a encendido ¨ON ¨ el transistor actúa como corto circuito y por

el capacitor 𝐶𝑑𝑔 entrará también una corriente constante 𝐼𝑔 proveniente de la fuente de

gate 𝑉𝑔, en ese instante la corriente que entra por drain 𝐼𝑑 puede igualar o superar a la

corriente de gate 𝐼𝑔 ( 𝐼𝑑 ≥ 𝐼𝑔), al ocurrir esto el voltaje 𝑉𝑔 puede disminuir inclusive en

caso extremo hasta llegar a apagarse. Es importante resaltar que cuando se igualan las

corrientes de drain y gate ( 𝐼𝑑 = 𝐼𝑔) la tensión de 𝑉𝑑𝑠 en transistor inicia a caer como lo

muestra la siguiente figura, para luego el transistor entrar en la región llamada¨flat

region¨.

Figura 2-4: Comportamiento de corrientes en “Flat Region”

[Fuente: Autor]



Según la descripción anterior, en la Figura 2-4 se observa que el capacitor parásito 𝐶𝑑𝑔

afecta el transistor de la siguiente manera:

• Reduce el Voltaje de drain-source 𝑉𝑑𝑠 al momento del encendido, ya que entre

más grande sea este capacitor puede inducir mayor corriente 𝐼𝑑 en la gate.

• Entre más grande el valor del capacitor parásito 𝐶𝑑𝑔 se necesitará mayor tiempo

para su descarga en el proceso de encendido del transistor, y requerirá mayor

corriente en la gate 𝐼𝑔 aumentando el consumo de la fuente 𝑉𝑔𝑠.

Con base a la anterior descripción, se plantea la ecuación ( 2-6 ) para determinar la

corriente en la gate 𝐼𝑔 que pasa sobre la resistencia interna del transistor 𝑅𝑔 mostrada en

la Figura 2-3; es de notar que cualquier resistencia en serie (adicional o externa) en la

terminal gate del transistor aumentara la corriente 𝐼𝑔 y por ende el consumo en la fuente

de gate,

Ig =Vg − Vgs

Rg

( 2-6 )

Una vez analizado el comportamiento del capacitor parásito de Miller (𝐶𝑑𝑔) en el

encendido del MOSFET, se procede a determinar la corriente 𝐼𝑔 que debe suministrarse

a la gate del transistor para lograr encenderlo como se muestra en la Figura 2-3, para

esto se toma de la hoja de datos del fabricante de cada transistor, la gráfica que muestra

la carga requerida por los capacitores parásitos de entrada (𝐶𝑖𝑠𝑠 = 𝐶𝑑𝑔 + 𝐶𝑔𝑠), esta grafica

es la misma que compara la carga y la tensión del transistor en el gate (𝑄𝑔 𝑣𝑠 𝑉𝑔𝑠), como

se muestra a continuación.


Figura 2-5: Carga en el "gate" para ON

[Fuente: Autor]

En la Figura 2-5 se observa que antes y durante el periodo 𝛥𝑡1 el consumo de carga se

incrementa, y luego el consumo de carga se vuelve constante en el periodo 𝛥𝑡2 (Flat

Region).

Figura 2-6: Tensión en gate vs. Corriente en drian del transistor



[Fuente: Autor]

Ahora, la Figura 2-6 muestra la relación entre la tensión en gate y la corriente en drain

(𝑉𝑔𝑠 vs. 𝐼𝑑), esta grafica es suministrada en la ficha técnica del fabricante, aquí se

observa que el voltaje en gate 𝑉𝑔𝑠 está en función de la corriente en drain 𝐼𝑑, y para el

diseño se tomará esta corriente 𝐼𝑑 conforme a los requerimientos del Inversor a

implementar en este trabajo de Tesis, consignados en la Tabla 1-1.

Así mismo, en la Figura 2-5 se muestra que la longitud de ∆𝑄2 está en función del voltaje

en drain 𝑉𝑑𝑠, debido que a mayor valor de 𝑉𝑑𝑠 se aumentará el tiempo de encendido

𝛥𝑡2 del transistor. Por último, los periodos de tiempos de 𝛥𝑡1 y 𝛥𝑡2 están en función de la

corriente en gate 𝐼𝑔, por la siguiente relación:

∆𝑡 =∆𝑄

𝐼𝑔 ( 2-7 )

Ya que entre mayor sea la corriente en gate 𝐼𝑔 menor será el tiempo para encender o

conmutar el transistor.

En conclusión, se puede determinar que las pérdidas de energía en el transistor son

proporcionales a la frecuencia de conmutación, ya que las pérdidas de energía derivadas

de las capacitancias parásitas de encendido 𝐶𝑖𝑠𝑠 y 𝐶𝑟𝑠𝑠 limitan los tiempos de encendido

del transistor, al mismo tiempo que demandan mayor cantidad de corriente en la gate.

Con Base a la Figura 2-5, se procede a determinar los parámetros de tiempo 𝛥𝑡1 y 𝛥𝑡2

los cuáles se utilizarán más adelante en el Capítulo 3 para calcular los tiempos mínimos

necesarios para encender cada transistor, que a su vez darán la frecuencia máxima de

conmutación 𝑓𝑠𝑤. Así mismo, utilizando la ecuación ( 2-8 ) se calculará el consumo de

energía en el proceso de encendido del transistor, este valor de energía multiplicado por

la frecuencia de conmutación arrojará como resultado la potencia disipada durante el

encendido del transistor.

𝐸𝑡1 =𝐼𝑑 ⋅ 𝑉𝑑𝑠

2⋅ 𝛥𝑡1

𝐸𝑡2 =𝐼𝑑 ⋅ 𝑉𝑑𝑠

2⋅ 𝛥𝑡2

𝐸𝑡1+𝑡2=𝐼𝑑 ⋅ 𝑉𝑑𝑠

2⋅ (𝛥𝑡1 + 𝛥𝑡2) = 𝐸𝑂𝑁 ( 2-8 )


Como aproximación de cálculo con base a la Figura 2-5, se plantea que la corriente en la

gate 𝐼𝑔 esta en fusión de la carga y del tiempo, de la siguiente manera:

𝐼𝑔 =𝛥𝑄

𝛥𝑡=𝛥𝑄2 + 𝛥𝑄1

𝛥𝑡2 + 𝛥𝑡1 ( 2-9 )

Como se observa la Figura 2-5, el comportamiento del levantamiento de la corriente 𝐼𝑑 y

la caída del voltaje 𝑉𝑑𝑠 en el encendido del transistor se pueden relacionar entre sí de la

siguiente manera:

∆𝑡1 = 𝑡𝑟𝑖 𝑦 ∆𝑡2 = 𝑡𝑓𝑣 ( 2-10 )

Ahora, separando los periodos de tiempos 𝛥𝑡1 y 𝛥𝑡2 de la ecuación ( 2-9 ) se obtiene:

𝛥 11

1

ri

g

Qt t

I

= = ( 2-11 )

𝛥 22

2

fv

g

Qt t

I

= = ( 2-12 )

Por último, se analizan las capacitancias parásitas en la salida del transistor donde en la

ecuación ( 2-5 ) se describió que estas capacitancias están dadas por: 𝐶𝑂𝑆𝑆 = 𝐶𝑑𝑠 + 𝐶𝑑𝑔,

y su afectación está presente también en el proceso de encendido del MOSFET en el

paso de OFF a ON, donde a la corriente de gate 𝐼𝑔 se le resta la corriente 𝐼𝑑 y lleva a

forzar a la fuente de gate 𝑉𝑔 a suministrar mayor energía al capacitor 𝐶𝑑𝑔, aumentando el

tiempo de su descarga y por consiguiente toma más tiempo para encender el MOSFET,

esto deriva en aumentar el periodo 𝛥𝑡2 de caída del voltaje 𝑉𝑑𝑠. Al momento de encender

el transistor toda la energía almacenada en el capacitor parásito 𝐶𝑑𝑠 es transferida al

transistor aumentando las pérdidas por potencia disipada, esté efecto se puede mitigar

con la implementación de un circuito amortiguador de tensión llamado ¨Snubber¨ el cual

se describirá más adelante en la Sección 4.4.



2.6 Pérdidas de Potencia en los MOSFETS

La Eficiencia en el MOSFET es afectada directamente por la potencia disipada en su

operación llamada también perdida de potencia 𝑃𝐿𝑂𝑆𝑆 y esta es calculada en unidades de

vatios [Watts] (Wilmar Martinez, 2014), esta pérdida de potencia es el resultado de la

sumatoria de 4 subgrupos de potencias descritas en la siguiente ecuación ( 2-13 ) y

explicadas a continuación en esta sección:

𝑃𝐿𝑂𝑆𝑆 = 𝑃𝐶𝑂𝑁𝐷 + 𝑃𝑆𝑊 + 𝑃𝐶𝑃 + 𝑃𝑟𝑟 ( 2-13 )

2.6.1 Potencia disipada por Conducción - 𝑷𝑪𝑶𝑵𝑫

Está perdida de potencia se muestra en la Figura 2-7 y está dada por la ecuación:

𝑃𝐶𝑂𝑁𝐷 = 𝑅𝐷𝑆(𝑂𝑁) ⋅ 𝐼𝐷2 ( 2-14 )

Figura 2-7: Potencia disipada por conducción.

[Fuente: Autor]

Donde 𝑅𝐷𝑆(𝑂𝑁) es la resistencia existente entre drain-source propia del transistor

MOSFET e 𝐼𝐷 es la corriente que va a ingresar al transistor por su drain.

2.6.2 Potencia disipada por la Conmutación - 𝑷𝑺𝑾

Esta pérdida de potencia está compuesta por las pérdidas en el encendido 𝑃𝑂𝑁 (1.) y las

pérdidas en el apagado 𝑃𝑂𝐹𝐹 (2.) del MOSFET:

𝑃𝑆𝑊 = 𝑃𝑂𝑁 + 𝑃𝑂𝐹𝐹 ( 2-15 )

1. Para determinar las pérdidas en el encendido 𝑃𝑂𝑁 del MOSFET, se parte de la

energía 𝐸𝑂𝑁 consumida en este proceso como se muestra en la siguiente gráfica:


[Fuente: Autor]

A través de la ecuación ( 2-16 ) se permite calcular la energía consumida durante el

encendido del transistor, esta energía multiplicada por la frecuencia de conmutación

permite calcular la potencia total disipada en el transistor, como lo describe la ecuación

( 2-17 ) de la siguiente manera:

𝐸𝑂𝑁 =1

2⋅ 𝐼𝐷(𝑂𝑁) ⋅ 𝑉𝐷𝑆 ⋅ 𝑡𝑂𝑁

𝑑𝑜𝑛𝑑𝑒 ⇒ 𝑡𝑂𝑁 = 𝑡𝑟𝑖 + 𝑡𝑓𝑣

𝐸𝑂𝑁 = 𝐼𝐷(𝑂𝑁) ⋅ 𝑉𝐷𝑆 ⋅𝑡𝑟𝑖 + 𝑡𝑓𝑣

2

( 2-16 ) 𝑃𝑂𝑁 = 𝐸𝑂𝑁 ⋅ 𝑓𝑆𝑊

( 2-17 )

2. Para las pérdidas en el apagado 𝑃𝑂𝐹𝐹 del MOSFET, se parte de la energía 𝐸𝑂𝐹𝐹

consumida en este proceso, como se muestra en la siguiente figura:

Figura 2-8: Proceso de encendido del transistor MOSFET



Figura 2-9: Proceso de apagado del transistor MOSFET

[Fuente: Autor]

Del mismo modo, a través de la ecuación ( 2-18 ) y ( 2-16 ) se permite calcular la energía

consumida durante el apagado del transistor, esta energía multiplicada por la frecuencia

de conmutación permite calcular la potencia total disipada en el apagado como se

muestra en la ecuación ( 2-19 ), de la siguiente manera:

𝐸𝑂𝐹𝐹 =1

2⋅ 𝐼𝐷(𝑂𝑁) ⋅ 𝑉𝐷𝑆 ⋅ 𝑡𝑂𝐹𝐹

𝑑𝑜𝑛𝑑𝑒 ⇒ 𝑡𝑂𝐹𝐹 = 𝑡𝑟𝑣 + 𝑡𝑓𝑖

𝐸𝑂𝐹𝐹 = 𝐼𝐷(𝑂𝑁) ⋅ 𝑉𝐷𝑆 ⋅𝑡𝑟𝑣 + 𝑡𝑓𝑖

2

( 2-18 )

𝑃𝑂𝐹𝐹 = 𝐸𝑂𝐹𝐹 ⋅ 𝑓𝑆𝑊 ( 2-19 )

2.6.3 Potencia disipada por las capacitancias parasitas - 𝑷𝑪𝑷

Anteriormente en la sección 2.5 se explicaron los efectos generados por las capacitancia

parásitas en el transistor, ahora en esta sección se entra a analizar la potencia disipada a

causa de estas capacitancias parásitas y su efecto en la eficiencia del inversor, para esto

se formula la ecuación ( 2-20 ) donde el total de la potencia disipada por las


capacitancias parasitas es la sumatoria de las potencias disipadas a causa de las

capacitancias de entrada y salida, de la siguiente manera:

𝑃𝐶𝑃 = 𝑃𝐼𝑆𝑆 + 𝑃𝑂𝑆𝑆 ( 2-20 )

a. 𝑃𝐼𝑆𝑆 : Potencia disipada por la capacitancia de entrada:

𝑃𝐼𝑆𝑆 = 𝐶𝐼𝑆𝑆 ⋅ 𝑉𝐺2 ⋅ 𝑓𝑆𝑊 ( 2-21 )

b. 𝑃𝑂𝑆𝑆 : Potencia disipada por la capacitancia de salida:

𝑃𝑂𝑆𝑆 =1

2𝐶𝑂𝑆𝑆 ⋅ 𝑉𝐷𝑆

2 ⋅ 𝑓𝑆𝑊

( 2-22 )

2.6.4 Potencia disipada en el diodo interno 𝑷𝒓𝒓

Esta pérdida de potencia es generada por la corriente de recuperación inversa

𝐼𝑟𝑟 (Reverse Recovery Current) del diodo interno (Body Diode) de algunos transistores

durante el encendido del transistor (A. Cervera, March 2015), la energía consumida en

este proceso se visualiza en la siguiente gráfica:

Figura 2-10: Corriente de recuperación inversa del diodo interno

[Fuente: Autor]



A través de la ecuación ( 2-23 ) se permite calcular la energía consumida por el diodo

interno del transistor, esta energía multiplicada por la frecuencia de conmutación permite

calcular la potencia total disipada como se describe en la ecuación ( 2-24 ), de la

siguiente manera:

𝐸𝑟𝑟 = ∫ 𝑉𝑆𝐷 ⋅ 𝐼𝑟𝑟,𝑚𝑎𝑥

𝑡𝑏

𝑡𝑎

𝐸𝑟𝑟 = 𝑉𝑆𝐷 ⋅ 𝐼𝑟𝑟,𝑚𝑎𝑥 ∙ ∫ 𝑑𝑡𝑡𝑏

𝑡𝑎

𝐸𝑟𝑟 = 𝑉𝑆𝐷 ⋅ 𝐼𝑟𝑟,𝑚𝑎𝑥 ∙ (𝑡𝑏 − 𝑡𝑎)

𝑑𝑜𝑛𝑑𝑒 ⇒ 𝑡𝑏 − 𝑡𝑎 = 𝑡𝑟𝑟

𝐸𝑟𝑟 = 𝑉𝑆𝐷 ⋅ 𝐼𝑟𝑟 ⋅ 𝑡𝑟𝑟 ( 2-23 )

𝑃𝑟𝑟 =𝐸𝑟𝑟 ⋅ 𝑓𝑠𝑤 ( 2-24 )

2.7 Calculo teórico de la potencia total disipada en el MOSFET

Una vez definidas las fórmulas para hallar las pérdidas de energía en la conmutación del

transistor, las cuales derivan en el cálculo de la potencia disipada total que afecta la

eficiencia del MOSFET. Se procede ahora a calcular de forma práctica la potencia total

disipada para cada uno de los transistores seleccionados, con base en los parámetros de

diseño del inversor definidos en la Tabla 1-1, los cuales nuevamente se muestran a

continuación:


Tabla 1-1: Requerimientos

Parámetro Valor Requerido

Voltaje de entrada 170Vdc

Voltaje de salida 120Vrms (+/- 10%)

Corriente de salida 4.17Arms (+/- 10%)

Tipo de Señal salida Sinusoidal pura

Potencia a la Salida 500VA (A máxima carga)

Frecuencia de Salida 60 Hz (+/- 5%)

Factor de Potencia 0.6-1

Eficiencia: ≥ 90%

Distorsión Armónica ≤ 5%

Del mismo modo, las características eléctricas de los transistores MOSFET que se van a

implementar fueron ya definidas en la Tabla 2-5, y con base a esta información se

procede a calcular las pérdidas de cada uno de ellos conforme a la ecuación ( 2-13 ) de

pérdidas de potencia 𝑃𝐿𝑂𝑆𝑆. Para realizar estos cálculos en la misma Tabla 2-5 se

resaltaron (en amarillo) los parámetros más importantes a tener en cuenta.

Como punto de partida, es necesario determinar los siguientes periodos de tiempo para

cada uno de los transistores, en el proceso de encendido ¨ON¨ del transistor:

𝑡𝑓𝑣 (fall time 𝑉𝐷𝑆): Tiempo de caída del Voltaje d𝑟𝑎𝑖𝑛 − 𝑠𝑜𝑢𝑐𝑒

𝑡𝑟𝑖 (time rise 𝐼𝐷): Tiempo de subida de la corriente en 𝑑𝑟𝑎𝑖𝑛.

Así mismo para el proceso de apagado ¨OFF¨ del transistor:

𝑡𝑟𝑣 (rise time 𝑉𝐷𝑆): Tiempo de subida del Voltaje drain Souce.

𝑡𝑓𝑖(fall time 𝐼𝐷): Tiempo de caida de la corriente en 𝑑𝑟𝑎𝑖𝑛.

Se parte de los anteriores valores de tiempo ya que son necesarios para calcular a través

de ecuación ( 2-16 ) la potencia disipada por la Conmutación 𝑃𝑆𝑊; y aunque en las

características Eléctricas de las hojas técnicas de cada componente se establezcan los

parámetros del tiempo de caída 𝑡𝑓 y el tiempo de subida 𝑡𝑟, estos valores describen el



tiempo de encendido ÖN¨ y apagado ÖFF¨ respectivamente del 80% del voltaje drain-

source, y no especifican su relación con los tiempos de encendido y apagado (𝑡𝑓𝑖 𝑦 𝑡𝑟𝑖)

de la Corriente en drain 𝐼𝑑 necesarios para calcular tanto las pérdidas de potencia en el

encendido 𝑃𝑂𝑁, como las pérdidas en el apagado 𝑃𝑂𝐹𝐹, necesarias para determinar así

las pérdidas totales de conmutación 𝑃𝑆𝑊.

Por consiguiente, para determinar los valores de los tiempos: 𝑡𝑓𝑖 , 𝑡𝑟𝑖, 𝑡𝑓𝑣 𝑦 𝑡𝑟𝑣 , se utilizan

los parámetros de energía 𝐸𝑂𝑁 (turn-on switching loss) y 𝐸𝑂𝐹𝐹 (turn-off switching loss)

descritos en las fichas técnicas de cada transistor, con las condiciones conocidas de 𝑉𝐷𝑆

y 𝐼𝐷 de la siguiente manera:

2.7.1 Tiempo de conmutación del transistor SiC-MOSFET

En las características eléctricas de la hoja de datos del transistor (SiC) se presentan los

siguientes parámetros:

Para 𝑉𝐷𝑆= 600V y 𝐼𝐷 = 18𝐴

Se tiene 𝐸𝑂𝑁 = 174 µ𝐽 y 𝐸𝑂𝐹𝐹 = 51 µ𝐽

Ahora se procede a hallar su periodo de tiempo de apagado ÖFF¨ → [𝑡𝑟𝑣 + 𝑡𝑓𝑖]

Este periodo se despeja de la ecuación ( 2-16 ) de la siguiente manera:

𝐸𝑂𝐹𝐹 = 𝑉𝐷𝑆 ⋅ 𝐼𝐷 ⋅𝑡𝑟𝑣 + 𝑡𝑓𝑖

2

51𝜇𝐽 = (600𝑉)(10𝐴) ⋅𝑡𝑟𝑣 + 𝑡𝑓𝑖

2

𝑡𝑟𝑣 + 𝑡𝑓𝑖 = 17𝑛𝑠 ( 2-25 )

Luego se halla el periodo de tiempo de encendido ÖN¨ → [𝑡𝑓𝑣 + 𝑡𝑟𝑖]

Y con base a la ecuación de energía ( 2-17 ) se despeja este periodo de tiempo de la

siguiente manera:

𝐸𝑂𝑁 = 𝑉𝐷𝑆 ⋅ 𝐼𝐷 ⋅𝑡𝑓𝑣 + 𝑡𝑟𝑖

2

𝑡𝑓𝑣 + 𝑡𝑟𝑖 = 58𝑛𝑠 ( 2-26 )


2.7.2 Tiempo de conmutación del transistor GaN-MOSFET

De la misma manera se calcula ahora para el transistor MOSFET de Nitruro de Galio

(GaN), donde en sus características eléctricas se tiene que:

Para 𝑉𝐷𝑆= 400V y 𝐼𝐷 = 15𝐴

Se tiene 𝐸𝑂𝑁 = 47.5 µ J / 𝐸𝑂𝐹𝐹 = 7.5 µ J

Ahora con base a la ecuación de la energía ( 2-16 ), se procede a determinar el periodo

de tiempo de apagado ¨OFF¨ → 𝑡𝑟𝑣 + 𝑡𝑓𝑖

𝐸𝑂𝐹𝐹 = 𝑉𝐷𝑆 ⋅ 𝐼𝐷 ⋅𝑡𝑟𝑣 + 𝑡𝑓𝑖

2

7.5𝜇𝐽 = (400𝑉) ⋅ (15𝐴) ⋅𝑡𝑟𝑣 + 𝑡𝑓𝑖

2

𝑡𝑟𝑣 + 𝑡𝑓𝑖 = 2.5𝑛𝑠 ( 2-27 )

Luego se halla el periodo de tiempo de encendido ¨ON¨ → 𝑡𝑓𝑣 + 𝑡𝑟𝑖, con base a la

ecuación de la energía ( 2-17 ), de la siguiente manera:

𝐸𝑂𝑁 = 𝑉𝐷𝑆 ⋅ 𝐼𝐷 ⋅𝑡𝑓𝑣 + 𝑡𝑟𝑖

2

47.5𝜇𝐽 = (400𝑉) ⋅ (15𝐴) ⋅𝑡𝑓𝑣 + 𝑡𝑟𝑖

2

𝑡𝑓𝑣 + 𝑡𝑟𝑖 = 15.8𝑛𝑠 ( 2-28 )

2.7.3 Tiempo de conmutación del transistor Si-MOSFET

Para el MOSFET de Silicio (Si) en la hoja de datos del fabricante no se especifican los

parámetros de energía en la conmutación, por consiguiente, se tomará como parámetro

de diseño la siguiente aproximación (Ordonez Martin, 2018)

𝑡𝑟𝑖𝑠𝑒 ≈ 𝑡𝑟𝑖 ≈ 𝑡𝑟𝑣 ≈ 79𝑛𝑠

𝑡𝑓𝑎 ≈ 𝑡𝑓𝑣 ≈ 𝑡𝑓𝑖 ≈ 67𝑛𝑠. ( 2-29 )

Finalmente, una vez obtenidos los periodos de tiempo en el apagado [𝑡𝑟𝑣 + 𝑡𝑓𝑖] y en el

encendido [𝑡𝑓𝑣 + 𝑡𝑟𝑖] para cada uno de los MOSFETs seleccionados; ahora con estos

periodos de tiempo se calcularán las pérdidas de energía a través de las ecuaciones (

2-16 ) para 𝐸𝑂𝑁 y ( 2-18 ) para 𝐸𝑂𝐹𝐹, para cualquier valor de 𝑉𝐷𝑆 y 𝐼𝐷 dentro de las

posibilidades de cada MOSFET.



Teniendo los valores de energía 𝐸𝑂𝑁 y 𝐸𝑂𝐹𝐹 como constantes, ahora se procede a

remplazarlos en las ecuaciones ( 2-17 ) para 𝑃𝑂𝑁 y ( 2-19 ) para 𝑃𝑂𝐹𝐹 , y así poder

calcular la pérdida de potencia en la conmutación 𝑃𝑆𝑊 en función de la frecuencia de

conmutación 𝑓𝑆𝑊, esto se realizará en la siguiente sección para tener un comparativo de

las pérdidas de cada material semiconductor a diferentes frecuencias de conmutación.

2.7.4 Pérdidas de potencia 𝑷𝑳𝑶𝑺𝑺 en función de la frecuencia 𝒇𝒔𝒘

Con base al análisis realizado en la sección 2.6, donde se especificaron las pérdidas de

potencia que afectan la eficiencia de los transistores, a continuación se presentan los

cálculos realizados de cada una de las pérdidas con base a la sumatoria total de

pérdidas de potencia 𝑃𝐿𝑂𝑆𝑆 definidas para la ecuación ( 2-13 ), y ahora en la ecuación (

2-30 ) estará en función de la frecuencia de conmutación [𝑓𝑠𝑤], a excepción de la

potencia en conducción que no tiene variable de frecuencia, por lo que se obtiene la

siguiente ecuación:

𝑃𝐿𝑂𝑆𝑆[𝑓𝑠𝑤] = 𝑃𝐶𝑂𝑁𝐷 + 𝑃𝑆𝑊[𝑓𝑠𝑤] + 𝑃𝐶𝑃[𝑓𝑠𝑤] + 𝑃𝑟𝑟[𝑓𝑠𝑤] ( 2-30 )

Además, según los requerimientos de potencia planteados en la Tabla 1-1 donde se

estima que los prototipos de inversor deben llegar a suministrar hasta 500VA a una carga

resistiva; en las tablas Tabla 2-7,Tabla 2-8 y Tabla 2-9 se muestran los cálculos

realizados a cada uno de los parámetro de potencia de la ecuación ( 2-30 ), donde sus

parámetros se calculan a través de las siguientes ecuaciones dadas:

𝑃𝐶𝑂𝑁𝐷 → Ecu. ( 2-14 )

𝑃𝑆𝑊[𝑓𝑠𝑤] → Ecu. ( 2-15 )

𝑃𝐶𝑃[𝑓𝑠𝑤] → Ecu. ( 2-20 )

𝑃𝑟𝑟[𝑓𝑠𝑤] → Ecu. ( 2-24 )

Para finalmente calcular la sumatoria total de las pérdidas de potencia 𝑃𝐿𝑂𝑆𝑆 teóricas, en

el rango de frecuencias de conmutación desde los 20kHz hasta los 200kHz, para cada

uno de los transistores seleccionados,


Tabla 2-7: Pérdida de potencia teórica del transistor Si-MOSFET

[Fuente: Autor]

Tabla 2-8: Pérdida de potencia teórica del transistor SiC-MOSFET

[Fuente: Autor]

P_on P_off P_ciss P_coss

20E+3 3.47 1.03 1.03 0.04 0.32 403.2E-6 5.89

30E+3 3.47 1.55 1.55 0.05 0.48 604.8E-6 7.11

40E+3 3.47 2.07 2.07 0.07 0.64 806.4E-6 8.32

50E+3 3.47 2.59 2.59 0.09 0.79 1.0E-3 9.53

60E+3 3.47 3.10 3.10 0.11 0.95 1.2E-3 10.74

70E+3 3.47 3.62 3.62 0.13 1.11 1.4E-3 11.95

80E+3 3.47 4.14 4.14 0.14 1.27 1.6E-3 13.16

90E+3 3.47 4.65 4.65 0.16 1.43 1.8E-3 14.37

100E+3 3.47 5.17 5.17 0.18 1.59 2.0E-3 15.59

110E+3 3.47 5.69 5.69 0.20 1.75 2.2E-3 16.80

120E+3 3.47 6.21 6.21 0.22 1.91 2.4E-3 18.01

130E+3 3.47 6.72 6.72 0.23 2.07 2.6E-3 19.22

140E+3 3.47 7.24 7.24 0.25 2.23 2.8E-3 20.43

150E+3 3.47 7.76 7.76 0.27 2.38 3.0E-3 21.64

160E+3 3.47 8.27 8.27 0.29 2.54 3.2E-3 22.85

170E+3 3.47 8.79 8.79 0.31 2.70 3.4E-3 24.06

180E+3 3.47 9.31 9.31 0.32 2.86 3.6E-3 25.28

200E+3 3.47 10.34 10.34 0.36 3.18 4.0E-3 27.70

P_cond [W] P_rr [W] P_loss [W]P_cp [W]P_sw [W]

Silicio - Si

F_sw [Hz]

P_on P_off P_ciss P_coss

20E+3 1.39 0.41 0.12 0.01 0.04 0.01 1.97

30E+3 1.39 0.62 0.18 0.01 0.06 0.01 2.27

40E+3 1.39 0.82 0.24 0.02 0.08 0.01 2.56

50E+3 1.39 1.03 0.30 0.02 0.09 0.02 2.85

60E+3 1.39 1.23 0.36 0.03 0.11 0.02 3.14

70E+3 1.39 1.44 0.42 0.03 0.13 0.02 3.44

80E+3 1.39 1.64 0.48 0.04 0.15 0.03 3.73

90E+3 1.39 1.85 0.54 0.04 0.17 0.03 4.02

100E+3 1.39 2.05 0.60 0.05 0.19 0.03 4.31

110E+3 1.39 2.26 0.66 0.05 0.21 0.04 4.60

120E+3 1.39 2.47 0.72 0.06 0.23 0.04 4.90

130E+3 1.39 2.67 0.78 0.06 0.24 0.04 5.19

140E+3 1.39 2.88 0.84 0.06 0.26 0.05 5.48

150E+3 1.39 3.08 0.90 0.07 0.28 0.05 5.77

160E+3 1.39 3.29 0.96 0.07 0.30 0.05 6.07

170E+3 1.39 3.49 1.02 0.08 0.32 0.06 6.36

180E+3 1.39 3.70 1.08 0.08 0.34 0.06 6.65

200E+3 1.39 4.11 1.20 0.09 0.38 0.07 7.23

P_cp [W]P_rr [W] P_loss [W]F_sw [Hz] P_cond [W]

P_sw [W]

Carburo de Silicio - SiC



Tabla 2-9: Pérdida de potencia teórica del transistor GaN-MOSFET

[Fuente: Autor]

Una vez calculados cada uno de los parámetros anteriores, se procede a comparar los

valores de las pérdidas de potencia 𝑃𝐿𝑂𝑆𝑆 de cada transistor MOSFET respecto a la

frecuencia de conmutación, simultáneamente con los otros transistores seleccionados.

En la siguiente grafica se muestran la pérdida de potencia 𝑃𝐿𝑂𝑆𝑆 vs. la frecuencia de

conmutación 𝑓𝑠𝑤 de cada uno de los MOSFETs analizados anteriormente.

P_ON P_OFF P_ciss P_coss

20E+3 0.92 0.11 0.02 130.0E-6 0.03 1.08

30E+3 0.92 0.17 0.03 195.0E-6 0.04 1.15

40E+3 0.92 0.22 0.04 260.0E-6 0.05 1.23

50E+3 0.92 0.28 0.04 325.0E-6 0.07 1.31

60E+3 0.92 0.34 0.05 390.0E-6 0.08 1.39

70E+3 0.92 0.39 0.06 455.0E-6 0.09 1.47

80E+3 0.92 0.45 0.07 520.0E-6 0.10 1.54

90E+3 0.92 0.50 0.08 585.0E-6 0.12 1.62

100E+3 0.92 0.56 0.09 650.0E-6 0.13 1.70

110E+3 0.92 0.62 0.10 715.0E-6 0.14 1.78

120E+3 0.92 0.67 0.11 780.0E-6 0.16 1.85

130E+3 0.92 0.73 0.12 845.0E-6 0.17 1.93

140E+3 0.92 0.78 0.12 910.0E-6 0.18 2.01

150E+3 0.92 0.84 0.13 975.0E-6 0.20 2.09

160E+3 0.92 0.90 0.14 1.0E-3 0.21 2.17

170E+3 0.92 0.95 0.15 1.1E-3 0.22 2.24

180E+3 0.92 1.01 0.16 1.2E-3 0.23 2.32

200E+3 0.92 1.12 0.18 1.3E-3 0.26 2.48

P_loss [W]

Nitruro de Galio - GaN

F_sw [Hz] P_sw [W] P_C [W]

P_cond [W]


Figura 2-11: Pérdida de Potencia vs. Frecuencia de conmutación

[Fuente: Autor]

Las curvas de la anterior figura muestran el comportamiento de los tres transistores

MOSFET construidos con los materiales semiconductores (Si, SiC y GaN) a diferentes

frecuencias de conmutación, en la tabla inferior de la gráfica se listan las pérdidas de

potencia 𝑃𝐿𝑂𝑆𝑆 calculadas anteriormente en la Tabla 2.7 para Si, Tabla 2.8 para SiC y

Tabla 2.9 para GaN, lo que permite ver sus comportamientos a medida que incrementa la

frecuencia de conmutación 𝑓𝑠𝑤.

De forma general se muestra como el transistor construido con el material Nitruro de

Galio independientemente de la frecuencia de conmutación presenta las menores

pérdidas de potencia y por consiguiente contará con la mayor eficiencia comparado con

los otros dos semiconductores. Del mismo modo, se observa que, aunque el transistor

del semiconductor SiC muestra unas pérdidas aproximadamente del doble del

semiconductor GaN, aun así, sus pérdidas de potencia son bajas y crecen a una baja

tasa inclusive a frecuencias superiores a los 100kHz. Por último, se muestra que el

transistor del semiconductor de Silicio presenta las perdidas más altas entre los tres

materiales a cualquier frecuencia, y el comportamiento de su gráfica de pérdidas

aumenta con la mayor tasa a medida que la frecuencia de conmutación se incrementa,

afectando directamente la eficiencia del dispositivo donde se vaya a implementar.

3. Diseño de la plataforma de pruebas - Inversores DC-AC

En esta sección se describirá en detalle todos los aspectos de la construcción de un

plataforma de pruebas a través de un inversor AC que permita comparar las eficiencias

de los tres materiales semiconductores que se han analizado en esta tesis: Silicio (Si),

Carburo de Silicio (SiC) y Nitruro de Galio (GaN); en la propuesta de Tesis se planteó un

solo prototipo de inversor que permita esta comparación pero en la práctica para lograr

hacer esta comparación se necesita realizar la construcción de tres inversores

independientes, donde cada uno este compuesto con transistores de un solo tipo de

material semiconductor, por lo que en el presente capítulo se realizará el diseño de tres

prototipos de Inversor con características similares pero con algunas variaciones ya sean

eléctricas o mecánicas según los transistores que se vayan a implementar.

3.1 Parámetros en el encendido del MOSFET

Para el diseño de los Inversores a implementar, en las secciones anteriores se

establecieron los requerimientos de operación del Inversor Tabla 1-1 y se definieron ya

los materiales semiconductores con amplia banda prohibida (WBG) Tabla 2-4.

Con base a estos parámetros, luego se seleccionaron los transistores MOSFET de

potencia que permitan tener la mayor eficiencia en su implementación, tal como se

definió en el Capítulo 1, por lo que aquí nuevamente se referencian los transistores

MOSFET seleccionados de cada material semiconductor:

Para el semiconductor de Silicio (Si) el transistor de referencia:

HEXFET Power MOSFET IRFP360N, del fabricante Vishay .

Capítulo 3. Diseño de la plataforma de pruebas - Inversores DC-AC 53

Para el semiconductor de Carburo de Silicio (SiC) el transistor de referencia:

Power MOSFET SCT2080KEC, del fabricante ROHM Semiconductor.

Para el semiconductor de Nitruro de Galio (GaN) el transistor de referencia:

E-HEMT Power Transistor GS66508T del fabricante GaN Systems.

Con base a la anterior información y con miras al diseño de un inversor de alta eficiencia

como parámetro fundamental para seleccionar el DRIVER, se procede a determinar los

requisitos de corriente de gate 𝐼𝑔 que necesita cada transistor en su Gate en el proceso

de encendido, conforme a los requerimientos del Inversor. Para esto a continuación se

listan los pasos que permiten determinar la corriente mínima que necesita cada transistor

para su encendido, y así seleccionar el DRIVER más conveniente para cada inversor:

1. Definir el voltaje drain-source (𝑉𝐷𝑆) y la corriente en drain (𝐼𝐷) de cada transistor

MOSFET según los requerimientos de diseño del Inversor.

2. Determinar el Voltaje en gate (𝑉𝑔𝑠) que se necesita en cada transistor para manejar la

corriente 𝐼𝑑 requerida por el inversor, para esto se utiliza la gráfica que relaciona

estas dos variables en la hoja de datos del fabricante del transistor.

3. Determinar las cargas en los intervalos ∆𝑄1 y ∆𝑄2, estas son las cargas necesarias

para suministrar a la gate en el encendido del transistor, y se determinan utilizando la

gráfica de ¨carga en la gate¨ que relacionan 𝑉𝑔𝑠 𝑣𝑠. 𝑄𝑔 de las hojas de datos los

transistores MOSFET.

4. Calcular la corriente en gate 𝐼𝑔 que necesita suministrarse al transistor para su

encendido, con base a los tiempos de encendido calculados en la sección 2.4.

Ahora se detalla cada uno de los pasos listados anteriormente,

Paso 1: Partiendo de los parámetros del inversor definidos en la Tabla 1-1, se requieren

que cada transistor maneje la siguiente tensión y corriente:

Vds = 170V DC

Id = 4.17A ≈ 4𝐴 (corriente de salida)

Paso 2: Según los requerimientos del Inversor, la corriente 𝐼𝑑 que necesita manejar cada

transistor es de 4A por lo que se tomarán los voltajes 𝑉𝑔𝑠 necesarios para operar esta

corriente, esta información se toma a partir de la graficas que relaciona 𝑖𝑑 𝑣𝑠. 𝑉𝑔𝑠 en las



fichas técnicas de los fabricantes de cada uno de los transistores, como se muestra a

continuación donde se resaltan las variables 𝑖𝑑 𝑣𝑠. 𝑉𝑔𝑠 en color naranja.

Figura 3-1: Grafica 𝑖𝑑 𝑣𝑠. 𝑣𝑔𝑠 del transistor Si

[Fuente: (Vishay, 2020) , modificación: Autor]

Figura 3-2: Grafica 𝑖𝑑 𝑣𝑠. 𝑣𝑔𝑠 del transistor SiC

[Fuente: ROHM Semiconductor (ROHM Semiconductor, 2020), Modificación: Autor]


Figura 3-3: Grafica 𝑖𝑑 𝑣𝑠. 𝑣𝑔𝑠 del transistor GaN

[Fuente: GaN Systems (GaN Systems, 2020), modificación: Autor]

Los valores y líneas en color naranja mostradas en las figuras: Figura 3-1 para el silicio

(Si), Figura 3-2 el Carburo de Silicio (SiC) y Figura 3-3 para el Nitruro de Galio (GaN),

muestran que para manejar la corriente 𝐼𝑑 = 4𝐴 requerida por el inversor, es necesario

que cada transistor tenga un mínimo voltaje en gate (𝑉𝑔𝑠) de:

Tabla 3-1: Voltaje gate-source Vgs mínimo

Semiconductor del Transistor Voltaje gate-source

𝑽𝒈𝒔

Silicio (Si) 4.5𝑉

Carburo de Silicio (SiC) 8𝑉

Nitruro de Galio (GaN) 1.8𝑉



Paso 3: Para determinar las cargas en los intervalos ∆𝑄1 y ∆𝑄2 que requiere el transistor

en su encendido se utilizaran: a) La gráfica de ¨carga en la gate¨ que relacionan

𝑉𝑔𝑠 𝑣𝑠. 𝑄𝑔, tal como se analizó en la sección 2.5, y b) Las fichas técnicas suministradas

por los fabricantes de los transistores, donde se hallará cada intervalo de carga de la

siguiente manera:

1. Para hallar la carga en el intervalo ΔQ1, en la gráfica de carga se toma como punto

inicial el Voltaje de umbral (threshold) 𝑉𝑇𝐻 dado por la característica eléctrica de la

hoja de datos y se ubica en la curva su correspondiente carga 𝑄𝑔, y su punto final

será cuando la gráfica llega a la región Flat.

2. Para hallar la carga en el intervalo ∆𝑄2, se toma como aproximación que ∆𝑄2 = 𝑄𝑔𝑑,

donde 𝑄𝑔𝑑 es la cantidad de carga a lo largo de la región Flat (también llamada región

Miller).

Figura 3-4: Grafica de total de carga para el Si-MOSFET

[Fuente: (Vishay, 2020) , modificación: Autor]


[Fuente: (ROHM Semiconductor, 2020), modificación: Autor]

[Fuente: (GaN Systems, 2020), modificación: Autor]

Figura 3-5: Grafica de total de carga para el SiC-MOSFET

𝒗𝒈𝒔𝑭

Qgs Qgd

ΔQ1 ΔQ2

Figura 3-6: Grafica de total de carga para el GaN-MOSFET

Qgs Qgd

ΔQ1 ΔQ2

𝒗𝑻𝑯

𝒗𝒈𝒔𝑭

𝒗𝑻𝑯



Con base en los datos tomados en las figuras anteriores y a los cálculos descritos en el

paso 2, de manera resumida en la Tabla 3-2 se muestran los valores de cargas para los

intervalos ∆𝐐𝟏 y ∆𝐐𝟐 de cada MOSFET, teniendo presente que el valor de la carga total

∆Q está compuesto por la sumatoria de sus cargas en el encendido, de la siguiente

manera:

∆𝐐 = ∆𝐐𝟏 + ∆𝐐𝟐 ( 3-1 )

Tabla 3-2: Cálculo de cargas en el encendido

Carga Si-MOSFET SiC-MOSFET GaN-MOSFET

∆𝐐𝟏[𝐧𝐂] 10𝑛𝐶 10𝑛𝐶 0.8𝑛𝐶

∆𝐐𝟐 = 𝐐𝐠𝐝[𝐧𝐂] 70𝑛𝐶 17𝑛𝐶 1.8𝐶

∆𝑸[𝑶𝑵] = 𝜟𝑸𝟏 + 𝜟𝑸𝟐 80𝑛𝐶 27𝑛𝐶 2.6𝑛𝐶

[Fuente: Autor]

Paso 4: Se procede a calcular la corriente en 𝐼𝑔 necesaria para el encendido del

transistor a través de la ecuación ( 2-7) descrita en la sección 2.5, donde se analizaron

las corrientes en el encendido del MOSFET, de esta ecuación se despeja la variable de

corriente en gate, lo que resulta en:

𝐼𝑔 =𝛥𝑄

𝛥𝑡 ( 3-2 )

Como ya fueron definidos los valores de las cargas ∆Q necesarias para el encendido de

cada transistor descritas en la Tabla 3-2. Ahora se procede a determinar el periodo de

tiempo de encendido ∆t necesario para completar la ecuación ( 3-2 ) el cual fue hallado

anteriormente en la sección 2.7, donde se describió que el tiempo de encendido del

transistor es la sumatoria del tiempo de subida de la corriente 𝐼𝑑 más el tiempo de caída

de la tensión 𝑉𝑑𝑠 que a su vez es ∆𝑡, tal como lo describe la ecuación:

∆𝑡 = 𝑡𝑜𝑛 = 𝑡𝑓𝑣 + 𝑡𝑟𝑖 ( 3-3 )


Del mismo modo, los periodos de tiempo 𝑡𝑜𝑛 fueron calculados anteriormente en las

ecuaciones ( 2-29 ) para el Si, ( 2-26 ) para el SiC y ( 2-28 ) para el GaN, y nuevamente

se listan a continuación:

Tabla 3-3: Tiempo de encendido del transistor.

Tiempo de

encendido

Si-

MOSFET SiC-MOSFET GaN-MOSFET

∆𝒕 = 𝒕𝒇𝒗 + 𝒕𝒓𝒊 146𝑛𝑠 58𝑛𝑠 15.8𝑛𝑠

[Fuente: Autor]

Una vez se tienen los valores de carga ∆Q (Tabla 3-2) y de tiempo ∆𝑡 (Tabla 3-3) de

cada transistor, se procede a calcular la corriente de gate 𝐼𝑔 de encendido a través de la

ecuación la ( 3-2 ) para cada transistor:

Tabla 3-4: Corriente en gate para el encendido del transistor

Corriente de

encendido en

gate

Si-

MOSFET SiC-MOSFET GaN-MOSFET

𝑰𝒈 =𝜟𝑸

𝜟𝒕 547.94𝑚𝐴 465.52𝑚𝐴 164.56𝑚𝐴

[Fuente: Autor]

Como información adicional, en este punto se determina la corriente que pasa en drain

𝑰𝒅𝑭, así como la tensión entre gate-source 𝑽𝒈𝒔𝑭 que demandaría cada transistor en la

región Flat por efecto de las capacitancias parásitas 𝐶𝑟𝑠𝑠 (Miller), para hallar estos

valores en la gráfica de carga (𝑉𝑔𝑠 𝑣𝑠. 𝑄𝑠) se toma el voltaje 𝑉𝑔𝑠 de la región Flat y a este

valor se le llama Voltaje Flat 𝑉𝑔𝑠𝐹, luego este voltaje se ubica en la grafica que relaciona

𝑖𝑑 𝑣𝑠. 𝑉𝑔𝑠 provista en el Paso 2, hallando su correspondiente corriente de drain llamada

𝑖𝑑𝐹. Los dos puntos 𝐼𝑑𝐹 y 𝑉𝑔𝑠𝐹 de cada transistor se observan en las Figura 3-1, Figura

3-2 y Figura 3-3 del Paso 2 y son resaltados en líneas de color verde. Como resultado en

la siguiente tabla se listan las corrientes de 𝐼𝑑𝐹 y voltajes 𝑉𝑔𝑠𝐹 de cada transistor.



Tabla 3-5: Cálculo de corriente y voltaje en la región Flat

Parámetro Si-MOSFET SiC-MOSFET GaN-MOSFET

𝑉𝑔𝑠𝐹[𝑉] 5 9.7 3

𝐼𝑑𝐹 [𝐴] 7 7 32

[Fuente: Autor]

En síntesis, los valores de Corriente en gate, así como las corrientes de 𝐼𝑑𝐹 y tensiones

𝑉𝑔𝑠𝐹 en la región de Flat, serán parámetros adicionales a tener en cuenta para

seleccionar el driver más conveniente en cada tipo de MOSFET.

3.2 Selección de Driver

Para seleccionar el driver más conveniente se toman los siguientes requerimientos de

cada transistor:

Tensión de operación drain-source 𝑉𝑑𝑠 para el encendido

Corrientes de operación en drain 𝐼𝑑

Tensión mínima en la terminal gate 𝑉𝑔𝑠

Tensión en la región Flat 𝑉𝑔𝑠𝐹[𝑉]

Del mismo modo, se toman los tiempos de conmutación de cada transistor:

Subida de tensión en gate y su retardo para encender el transistor cuando

(𝐼𝑑 = max / 𝑉𝑑𝑠=0V)

Caída de voltaje en gate y su retardo para apagar el transistor cuando

(𝐼𝑑 = 0A /𝑉𝑑𝑠 = 𝑚𝑎𝑥).

A continuación, se relacionan estos parámetros cuyos valores ya fueron calculados en

las secciones anteriores:


Tabla 3-6: Parámetros para selección del Driver

Parámetro Si-MOSFET SiC-MOSFET GaN-MOSFET

𝑽𝒅𝒔 170 V 170 V 170 V

𝑰𝒈 547.94mA 465.52mA 164.56mA

𝑽𝒈𝒔𝑭 𝒎𝒊𝒏. 5 V 9.7 V 3 V

𝒕𝒓𝒊𝒔𝒆 79 ns 36 ns 3.7 ns

𝒕𝒅𝒆𝒍𝒂𝒚(𝑶𝑵) 18 ns 35 ns 4.1 ns

𝒕𝒇𝒂𝒍𝒍 67 ns 22 ns 5.2 ns

𝒕𝒅𝒆𝒍𝒂𝒚(𝑶𝑭𝑭) 100 ns 76 ns 8 ns

[Fuente: Autor]

En ese sentido, los drivers serán implementados para suministrar la energía suficiente a

cada uno de los cuatro MOSFETs que componen un inversor DC-AC en topología de

puente completo, por lo que es necesario seleccionar el driver que sea capaz de cumplir

siguientes requerimientos:

1. Suministrar a las gates de cada MOSFET picos de corriente de 4 Amperios (ver

sección 3.1)

2. Administrar simultáneamente dos señales de entrada (𝑃𝑊𝑀 y 𝑃𝑊𝑀 ) y dos

señales de salida independientes para cada rama del puente completo.

3. Control a las salidas, que las mantengan en bajo hasta que en la entrada no

supere los valores de Umbral (UVLO - Under Voltage lock out) para tener

inmunidad al ruido.

4. Baja disipación de potencia

5. Contar con protecciones como:

a. Salidas en bajo cuando las entradas estén flotadas

b. Contar con un tiempo muerto entre sus señales de salida, garantizando

que las salidas no estén en alto al mismo tiempo.

c. Pin de entrada al driver para deshabilitar las salidas en cualquier

momento.



A continuación, se relacionan algunos de los drivers que los fabricantes de los

transistores seleccionados recomiendan en sus notas de aplicación:

1. Los primeros son de la empresa Infineon Technologies AG, de la familia: Half-bridge

gate driver ICs, con las referencias

IR2110 - High and Low side Driver

IR2214 - Half-Bridge gate Driver IC

2. El segundo es de la empresa Silicon Labs, de la familia: ISOdriver High transient

Immunity, con las siguientes referencias:

Si8273GBD-IS1

Si8273AB-IS1

Si8233BB-D-iS

De estos drivers se relacionan a continuación sus características eléctricas:

Tabla 3-7: Características eléctricas de los Drivers

[Fuente: Fabricantes (Infineon Technologies AG, 2020) (Silicon Labs, 2020)]

Referencia del

controlador (Driver )Parámetro IR2110 IR2214

Si8273GBD-

IS1

Si8273AB-

IS1

Si8233BB-D-

iS

Familia del fabricante

High and

Low Side

Driver

Half-

Bridge

gate

Driver IC

Isolate

driver

Isolate

driver

Isolate

driver

Tipo empaquetado SOIC-16 SSOP-24SOIC-16NB

Wide Body

SOIC-16NB

Wide Body

SOIC-16NB

Narrow

Voltage max. drain V_offset 500 V 1200 V 1500V 1500V 1500V

Corriente max. Operación Io (+/-) 2A/2A 2A/3A 4A 4A 4A

Voltaje alimentación VDD 10-20V 11.5-20V 2.5-5.5v 2.5-5.5v 4.5-5.5v

Voltaje max. salida A 10 ~20V 10.4~20V 4.2-30V 4.2-30V 6.5-24V

voltaje max. salida B 10 ~20V 10.4~20V 4.2-30V 4.2-30V 6.5-24V

Retardo Propagacion ON 120 ns 220 ns 30 ns 30 ns 40 ns

Retardo Propagacion OFF 94 ns 220 ns 60 ns 60 ns 60 ns

Tiempo de Encendido 25 ns 24 ns 10.5 ns 10.5 ns 12 ns

Tiempo apagado 17 ns 7 ns 13.3 ns 13.3 ns 12 ns

Voltaje logico para ¨1¨ (min) >9.5 V >2 V >2 V >2 V >2 V

Voltaje logico para ¨0¨ (max) <6 V <0.8 <0.8 <0.8 <0.8

Voltaje en Gate para ON UVLO+ 7.5~9.7V 9.3~11.4V 2.7~4V 4.9~6.3V 3.6~4.45V

Voltaje en Gate para OFF UVLO- 7~9.4V 8.7~10.3V 2.5~3.8V 4.6~5.9V 3.3~4.15V

𝑡𝐷(𝑜𝑛)𝑡𝐷(𝑜𝑓𝑓)𝑡𝑟𝑡𝑓𝑉𝐼𝐻𝑉𝐼𝐿

𝑉𝐴(𝑜 𝑡)𝑉𝐵(𝑜 𝑡)


Conforme a los requerimientos de cada transistor descritos en la Tabla 3-6 y las

características eléctricas de cada driver descritas en la Tabla 3-7, se realizó el siguiente

análisis que permitió seleccionar el driver más conveniente para manejar la gate de cada

transistor:

Para los parámetros de corriente en gate 𝐼𝑔[𝐴] todos los drivers relacionados aquí

cumplirían con los requerimientos de los MOSFETs de potencia de la Tabla 3-3.

Los drivers del fabricante Silicon Labs cuentan con aislamiento eléctrico entre las

entradas del driver (alimentación y control) y las señales de salida, lo que permite

tener mayor inmunidad al ruido EMI producido por la conmutación de los

transistores.

Por último, los tiempos de propagación de señal entre las entradas y las salidas

(𝑡𝐷(𝑂𝑁) 𝑦 𝑡𝐷(𝑂𝐹𝐹)) del driver del fabricante Silicon Labs son menores a las ofrecidas

por los drivers del fabricante International Rectifier,

Por las consideraciones anteriormente expuestas, serán implementados en el diseño de

los inversores los drivers del fabricante Silicion Labs. Ahora, para cada transistor hay que

seleccionar cual será la referencia del driver más conveniente, conforme a los

requerimientos de tensión en la gate del transistor (𝑉𝑔𝑠𝐹) descrita en la Tabla 3-6 y el

voltaje de Umbral (UVLO+/-) por el cual se enciende y apaga las salidas del driver

descritos en la Tabla 3-7, en seguida se muestra la selección realizada:

Para el transistor construido con base al semiconductor de Silicio, su voltaje de

operación 𝑉𝑔𝑠𝐹 es de 5V por lo que requerirá un voltaje de umbral UVLO mayor a de

4V, y según la Tabla 3-7 el driver que cumple con esta condición es el de referencia:

Si8233BB-D-IS.

Ahora, para el transistor construido con base al semiconductor de Carburo de Silicio,

su voltaje de operación 𝑉𝑔𝑠𝐹 es de 9.7 V por lo que requerirá un voltaje UVLO mayor a

6V, y según la Tabla 3-7 el driver que cumple es el de referencia Si8233BB-D-iS.

Por último, el transistor construido con base a Nitruro de Galio tiene 𝑉𝑔𝑠𝐹 igual a 3V

por lo que requerirá un UVLO mayor a 2.7V, y el driver que cumple con el

requerimiento es el de referencia Si8273GBD-IS1.



3.3 Topologías de la plataforma de pruebas - Inversor DC-AC

Para diseñar el prototipo del inversor se parte de los objetivos planteados en la propuesta

de Tesis, donde se estableció que: ¨El conversor DC/AC (inversor) debe permitir generar

una tensión AC sinusoidal de salida de 120V (RMS) a 60 Hz a partir de una fuente DC,

con una potencia a la salida de 500 VA¨.

Ahora, para el diseño hay que definir otros parámetros como son: el tipo de Inversor y el

modo en que va a operar; como se describe en la Figura 3-7 el prototipo a diseñar es un

Inversor de fuente de voltaje (VSI), monofásico, de puente completo con salida de

tensión Bipolar, y para que en su salida se tenga una señal senoidal se implementará

una modulación de ancho de pulso SPWM.

Figura 3-7: Selección tipo de Inversor

[Fuente: Autor]

INVERSOR DE POTENCIA

Inversor de fuentes de Voltaje (VSI)

Señal Cuadrada Señal Senoidal

Inv. Monofasico

Inv. Medio Puente (HB) Inv. Puente Completo (FB)

Voltaje Unipolar Voltaje Bipolar

Modulación Onda Cuadrada

Modulación PWM

Modulación SPWM

Inv. Trifasico

Inversor de fuentes de corrientes (CSI)


3.4 Modulación SPWM

Para la operación del inversor, se implementará una modulación senoidal por ancho de

Pulso (SPWM), ya que este tipo de modulación tiene como principal característica el

tener la máxima amplitud de tensión y de corriente en su frecuencia fundamental (E.

Serban, 2019), y del mismo modo, tener la capacidad de controlar el voltaje RMS de

salida variando su índice de modulación (Rashid, 2011), como se explica más adelante.

Esta modulación SPWM se genera a través de dos señales como lo muestra la siguiente

imagen:

Figura 3-8: Modulación senoidal del ancho del pulso

[Fuente: Autor]

1. Una señal llamada portadora de tipo triangular, la cual se genera a la frecuencia que

se necesite conmutar los transistores, con una amplitud que se llamará en adelante

𝐴𝑃 (Amplitud de la señal portadora).

2. Y una señal llamada de referencia de tipo sinusoidal, la cual está oscilando a la

frecuencia que se requiera tener la señal seno de la salida y con una amplitud que se

llamará en adelante 𝐴𝑅 (Amplitud de la señal de referencia).

Una vez generadas las señales anteriores, estas se comparan a través de procesos

lógicos obteniendo como resultado la Señal SPWM la cual tendrá el siguiente

comportamiento:

Su puesta en alto es cuando la señal portadora sea mayor a la señal de referencia

(𝐴𝑅>𝐴𝑃; 𝑆𝑃𝑊𝑀 = 1), y en sentido contrario la señal SPWM es puesta en bajo será

cuando la señal portadora sea menor que la señal de referencia, (𝐴𝑅<𝐴𝑃; 𝑆𝑃𝑊𝑀 = 0).



Para mayor claridad, como ejemplo se presenta a continuación una simulación realizada

en el software LTspice donde se generan las señales: portadora y de referencian, y se

comparan a través de un circuito lógico que nos arroja tanto la señal 𝑆𝑃𝑊𝑀 así como la

señal 𝑆𝑃𝑊𝑀 negada. A este circuito se le adicionan algunos componentes para generar

un tiempo muerto entre las señales de 𝑆𝑃𝑊𝑀 y 𝑆𝑃𝑊𝑀 .

Figura 3-9: Circuito para generación de SPWM

[Fuente: Autor, realizada en LTspice]

Figura 3-10: Señales para generación SPWM



Adicionalmente, la modulación 𝑆𝑃𝑊𝑀 tiene dos parámetros que permiten controlar la

salida de tensión del inversor, como también eliminar los armónicos indeseados al

conmutar los transistores (Muhammad H., 2011) , estos parámetros son: 1) El índice de

modulación de amplitud 𝑴𝒂, y 2) El índice de modulación de frecuencia 𝑴𝒇, los cuales se

describen a continuación:

El índice de modulación de amplitud 𝑴𝒂 se compone por:

La amplitud máxima de la señal de referencia − 𝐴𝑅

La amplitud máxima de la señal portadora − 𝐴𝑃

Y esta dada por la ecuación:

𝑀𝑎 =𝐴𝑅

𝐴𝑝

( 3-4 )

Ahora, el índice de modulación de frecuencia 𝑴𝒇 está compuesto por las variables:

Frecuencia de la señal de referencia - 𝑓𝑅

Frecuencia de la señal portadora - 𝑓𝑃

Y se define por la ecuación:

𝑀𝑓 =𝑓𝑃𝑓𝑅

( 3-5 )

Una vez definidos los parámetros de la modulación SPWM para su generación, se

procede a inyectar esta señal a los drivers seleccionados en la sección 3.2, que a su vez

transmitirá con mayor potencia las señales 𝑆𝑃𝑊𝑀 y 𝑆𝑃𝑊𝑀 a las compuertas gate de

cada transistor.

Como aproximación al diseño a continuación se presenta la simulación de un inversor de

puente completo, implementando cuatro switchs que hacen la función de MOSFETS

ideales que permitan modelar el comportamiento general de un inversor, para este

ejemplo la modulación SPWM contará con los siguientes valores:

Frecuencia de la señal de referencia (triangular) → 𝑓𝑅 = 20𝑘𝐻𝑧

Frecuencia de la señal portadora (senoidal) → 𝑓𝑃 = 60𝐻𝑧

La Amplitud máxima de la señal de referencia → 𝐴𝑅 = 5.6

La Amplitud máxima de la señal portadora → 𝐴𝑃 = 6



Para este ejemplo se toma como referencia una frecuencia de conmutación de 20 kHz,

ya que desde este valor se parte el barrido de frecuencias para observar el

comportamiento de la eficiencia del Inversor tal como se mostró en la sección 2.4. Es de

resaltar que para poder visualizar la señal seno a la salida del puente habrá que

implementar un filtro ideal LC con frecuencia de corte igual a la frecuencia de resonancia

¨𝑓𝑟𝑒𝑠¨, para establecer esta frecuencia 𝑓𝑟𝑒𝑠 se utiliza el siguiente parámetro de diseño

(Muhammad H., 2011):

10 ∙ 𝑓𝑅 ≤ 𝑓𝑟𝑒𝑠 ≤𝑓𝑃2

( 3-6 )

10 ∙ 60𝐻𝑧 ≤ 𝑓𝑟𝑒𝑠 ≤20𝑘𝐻𝑧

2

600𝐻𝑧 ≤ 𝑓𝑟𝑒𝑠 ≤ 10𝑘𝐻𝑧

Donde 𝑓𝑟𝑒𝑠 debe ser múltiplo de 𝑓𝑅 para obtener el máximo voltaje pico en la frecuencia

fundamental de salida, por lo que se selecciona:

𝑓𝑟𝑒𝑠 = 1.2𝑘𝐻𝑧

Una vez definida la frecuencia 𝑓𝑟𝑒𝑠 se procede a definir el valor de la capacitancia y de la

inductancia del filtro de salida con base al factor de calidad ¨Q¨ de un filtro de segundo

orden (Robert W. Erickson, 2004), este factor ¨Q¨ determina la afectación del filtro en

cercanías a la frecuencia de resonancia 𝑓𝑟𝑒𝑠, a causa de las magnitudes de los

componentes LC del filtro, este efecto se muestra la siguiente figura.

Figura 3-11: Respuesta en frecuencia de la función de transferencia de un filtro de

segundo orden y el comportamiento según el factor ¨Q¨.

[Fuente (Robert W. Erickson, 2004)]


Conforme a la gráfica anterior para tener el mejor desempeño del filtro de salida se

tomará el factor ¨Q¨ con un valor cercano a uno (1). Para determinar el factor Q se utiliza

la siguiente ecuación (Robert W. Erickson, 2004):

𝑄 = 𝑅 · √𝐶 𝐿⁄ ( 3-7 )

El valor absoluto de Q en dB es igual a

|𝑄|𝑑𝐵 = 20 · log10(𝑄) ( 3-8 )

Por el método de iteración se define inicialmente un valor de capacitancia igual a 4.7𝑢𝐹,

para luego hallar el valor del inductor ¨L¨ a partir de la ecuación que define la frecuencia

de resonancia para filtros LC:

𝑓𝑟𝑒𝑠 =1

2𝜋√𝐿𝐶

( 3-9 )

Ahora, partiendo de la anterior ecuación y de los valores ya definidos de 𝑓𝑟𝑒𝑠 𝑦 𝐶 se

obtiene el valor de la inductancia

𝐿 =1

(2𝜋 ∙ 𝑓𝑟𝑒𝑠)2 ∙ 𝐶

→ 𝐿 = 3.74𝑚𝐻

Esta Inductancia se dividirá en dos para repartirla equitativamente en las dos ramas a la

salida del puente del inversor, por lo que cada inductancia tendrá un valor 𝐿

2= 1.87𝑚𝐻.

La resistencia de este ejemplo se definirá como la carga necesaria para obtener una

potencia de 500VA, donde fluirá una corriente de 4.2A a través de la señal sinusoidal

de120 Vrms

𝑅 =𝑉

𝐼=120𝑉𝑟𝑚𝑠

4.2𝐴= 28.8 Ω

Una vez definidos los valores de Resistencia, Inductancia y Capacitancia del filtro, se

proceden a calcular el factor ¨Q¨ del filtro a través de la ecuación ( 3-7 )

𝑄 = 𝑅 · √𝐶 𝐿⁄ = (28.8Ω) · √(4.7𝑢𝐹)

(3.74𝑚𝐻)⁄ = 0.88

|𝑄|𝑑𝐵 = 20 · log10(0.88) = 1.1 dB

Con este valor de Q se corrobora que la selección de los componentes LC del filtro,

tendrán un buen desempeño en la frecuencia 𝑓𝑟𝑒𝑠



Utilizando el software de análisis de circuitos LTspice se realiza la simulación del inversor

de puente completo ideal con el filtro a la salida como se presentan en la Figura 3-12,

donde a partir de una tensión en el bus DC de 170V se implementan los cuatro switches

que componen el inversor para obtener una señal diferencial a la salida la cual a su vez

pasa por un filtro LC hasta llegar a una carga resistiva ideal, donde se verá la onda seno.

Figura 3-12: Simulación Inversor puente completo ideal


A continuación, se muestran los resultados de la anterior simulación donde la señal en

color azul representa la tensión a la salida del puente después del filtro, la señal en color

rojo representa la corriente sobre la carga resistiva y en color morado se presenta la

potencia activa consumida por la carga.

Figura 3-13: Señales ideales a la salida del inversor



El recuadro en la parte superior derecha de la anterior figura muestra los valores de dos

cursores puestos sobre la señal de tensión, donde se referencia la frecuencia de la señal

senoidal igual a 60 Hz con amplitud pico de 166V y cuyo valor RMS es de 117.4V, así

mismo de la gráfica de potencia se muestra la potencia consumida por la carga igual a

561.9W, aquí no se presenta potencia reactiva ni aparente y su factor de potencia es 1 ya

que idealmente las señales de corriente y de voltaje están en fase sobre la carga

resistiva.

3.5 Definición índice de modulación de frecuencias

En esta sección se definirán las frecuencias de conmutación de los transistores, que

permitan alcanzar la máxima amplitud del componente fundamental en la tensión de

salida del inversor. Para esto se definirán las frecuencias de la señal de referencia 𝑓𝑅 y la

señal portadora 𝑓𝑃 explicadas en la sección anterior, utilizando los siguientes parámetros

de diseño:

El índice de modulación de frecuencia 𝑀𝐹 debe ser de valor entero e impar (Ned

Moham, 2009).

Como se indicó en la sección anterior, la frecuencia a la que finalmente conmutarán

los transistores será la misma frecuencia portadora 𝑓𝑃, esta debe evitar valores que

estén dentro del rango de frecuencia audible (6𝐻𝑧 − 20𝑘𝐻𝑧), por lo que habrá que

definir la frecuencia portadora 𝑓𝑃 por encima de esta banda de frecuencias.

Debido que la señal de referencia 𝑓𝑅 es la misma frecuencia que se desea tener a la

salida del inversor, se definirá a 𝑓𝑅 igual 60𝐻𝑧 conforme a los requerimientos del

prototipo de esta investigación.

Con base a los parámetros de diseño anteriores, se procede ahora a definir los posibles

valores de la señal portadora 𝑓𝑃 y del índice de modulación de frecuencia 𝑀𝐹 .

A través del software Excel, se calculan estos parámetros a diferentes valores de

frecuencia, y poder determinar así los índices de modulación de frecuencia 𝑀𝐹 más

convenientes e implementarlos en los prototipos del inversor. En la Tabla 3-8 se

muestran los valores resultantes del índice de modulación 𝑀𝐹, los cuales fueron

clasificados de la siguiente manera:



La frecuencia de la señal de referencia 𝒇𝑹 es constante en 60 Hz.

Para la tabulación de la frecuencia de la señal portadora 𝒇𝑷 , sé realizó un barrido a

partir de 40kHz hasta los 200kHz incrementando 100Hz entre cada medición.

Solo se seleccionan los valores de 𝑀𝐹 cuyo valor sea entero e impar, lo que arrojó

175 valores factibles de 𝑀𝐹

De los posibles 175 valores se realizó un filtro adicional, seleccionando los valores

de 𝑀𝐹 más cercanos a los múltiplos de 10kHz, lo que arroja 17 registros los cuales

se presentan en la Tabla 3-8.

Tabla 3-8: Índice de modulación de frecuencias seleccionadas

Frecuencia de la señal de Referencia

Frecuencia de la señal Portadora

Índice de Modulación de Frecuencia

𝑴𝑭 =𝒇𝑷𝒇𝑹

𝒇𝑹 [𝑯𝒛] 𝒇𝑷 [𝑯𝒛]

60 40.5E+3 675.0

60 50.1E+3 835.0

60 60.3E+3 1005.0

60 70.5E+3 1175.0

60 80.1E+3 1335.0

60 90.3E+3 1505.0

60 100.5E+3 1675.0

60 110.1E+3 1835.0

60 120.3E+3 2005.0

60 129.9E+3 2165.0

60 140.1E+3 2335.0

60 150.3E+3 2505.0

60 159.9E+3 2665.0

60 170.1E+3 2.8E+3

60 180.3E+3 3.0E+3

60 189.9E+3 3.2E+3

60 200.1E+3 3.3E+3

[Fuente: Autor]

Es de resaltar que en la Tabla 3-8 se define el rango de frecuencias de conmutación que

permiten alcanzar la máxima amplitud del componente fundamental en la tensión de


salida del inversor. Sin embargo, para seleccionar la frecuencia exacta con la que se va a

conmutar cada uno de los tres tipos de MOSFETs objeto de este estudio, se realizó una

prueba adicional que permitió definir el valor óptimo de frecuencia de conmutación de

cada uno de los tres transistores, a través del método de medición llamado Testeo de

doble pulso (Double Pulse Test) (TEKTRONIX INC., 2020), el cual se explica en detalle

en el Anexo A (pag.178). En este anexo se definió que las frecuencias a las que se van a

conmutar los transistores son: 𝑓𝑠𝑤,𝑆𝑖 = 40.5kHz para el Si-MOSFET, 𝑓𝑠𝑤,𝑆𝑖𝐶 = 90.3kHz

para el SiC-MOSFET y 𝑓𝑠𝑤,𝐺𝑎𝑁 = 100.5kHz para el GaN-MOSFET.

3.6 Generación digital de señales SPWM

Para generar la señal SPWM con base a las frecuencias portadoras 𝒇𝑷 seleccionadas en

la Tabla 3-8, se implementará al prototipo del inversor un microcontrolador (MCUs) que

permita generar la señal SPWM de manera digital a las frecuencias seleccionadas, esto

se realizará siguiendo los siguientes pasos:

Definir los parámetros de la Modulación SPWM deseada.

Calcular las variables y registros que necesite el software de programación del

microcontrolador.

A partir de estos parámetros generar las señales de referencia sinusoidales utilizando

tablas de Excel.

Los valores calculados en las tablas de Excel se convertirán luego en archivos planos

.csv

Finalmente, estos archivos planos se implementan en el software Code Compose

Studio para programar el microcontrolador.

Conforme estos pasos, para generar la señal de referencia se parte de la función

trigonométrica ( 3-10) para una onda sinusoidal como se representada en la siguiente

figura:

𝑓(𝑡) = 𝐴 · 𝑆𝑒𝑛 (ɷ · 𝑡) ( 3-10 )



Figura 3-14: Índice de amplitud en la Onda Seno

[Fuente: Autor]

Teniendo presente que la señal de referencia es de tipo sinusoidal a una frecuencia

𝑓𝑅 = 60𝐻𝑧 y los posibles valores del índice de modulación de frecuencia 𝑀𝐹 fueron

definidos en la Tabla 3-8. Se implementará al prototipo del inversor un microcontrolador

de la referencia: Piccolo TMS320F28027PTO del fabricante Texas Instruments, el cual

cuenta de forma general con: una frecuencia del reloj interno 𝑓𝑜𝑠𝑐 de 60 MHz, una

Memoria de 32-bit. Y para su programación se utilizará el software compilador Code

Composer Studio versión 6.2.0, el código fuente de la programación realizada se

presenta en el Anexo B (Pag.190).

A continuación, se describe el proceso para generar la señal SPWM utilizando el MCU

seleccionado, utilizándolo de sus periféricos el módulo ePWM (Enhanced Pulse Width

Modulator) compuesto por dos salidas asíncronas independientes. Y del periférico ePWM

se utilizará específicamente el submódulo TB (Time-Base), el cual permite configurar la

base de conteo del PWM a la escala del tiempo del reloj interno del MCU. Esto se

describe en forma gráfica en la siguiente figura:


Figura 3-15: Generación señal SPWM con microcontrolador

[Fuente: Autor]

a. En la programación del MCU, el índice de modulación de frecuencia 𝑀𝐹 se define

como el número de muestras que necesita el microcontrolador para generar la señal

seno de la señal de referencia a la frecuencia 𝑓𝑅.

b. Cada una de las muestras generadas tendrá el mismo periodo de tiempo 𝑃𝑊𝑀,

c. Todas las muestras tienen un valor máximo de ciclo útil, el cual es definido por el

índice de modulación en amplitud 𝑀𝐴.

d. El valor del ciclo útil de cada una de las muestras es diferente, y su magnitud está

definida por la función F[n].

e. Se habilitará en el MCU el submódulo de tiempo base TB (Time-Base), utilizándolo

en modo de conteo ascendente y descendente (Count UP-DOWN mode).

f. En el submódulo TB se utilizará el registro TBPRD (Time base period register), el

cual indica el número de conteos internos que realiza microcontrolador para generar



cada semiciclo de una muestra, es decir, para cada muestra se deben hacer dos

conteos de TBPRD.

g. El contador TB inicia su conteo en cero y se incrementa hasta alcanzar el valor del

registro TBPRD, luego que el valor del registro es alcanzado (TB=TBPRD) el

contador de tiempo TB decrece hasta alcanzar el cero, en este punto el contador TB

se reinicia y comienza nuevamente el ciclo, tal como se muestra en la Figura 3-16.

Como complemento a la explicación anterior, en la Figura 3-16 se ilustra el conteo interno

que realiza la variable TB del MCU hasta llegar al valor TBPRD para generar un periodo

completo de muestreo, lo que define un periodo de la muestra:

Figura 3-16: Registro del periodo en la muestra de SPWM

[Fuente: Autor]

Del mismo modo, en seguida se describe como se calculan los parámetros del MCU

relacionados anteriormente para generar la señal SPWM:

El MCU cuenta con reloj interno de frecuencia → 𝑓𝑂𝑆𝐶 = 60𝑀𝐻𝑧, y su periodo se

define en la ecuación ( 3-11) y también se muestra en la Figura 3-16:

𝐵𝐶𝐿𝐾 =1

𝑓𝑂𝑆𝐶=

1

60𝑀𝐻𝑧= 16.7𝑛𝑠

( 3-11 )


Como se definió anteriormente, la frecuencia de la señal portadora es 𝑓𝑃, y la

frecuencia de la señal de referencia es 𝑓𝑅, por lo que el Índice de modulación de

frecuencia se definió como → 𝑀𝐹 =𝑓𝑃

𝑓𝑅

Así mismo, el Índice de modulación de amplitud se definió como → 𝑀𝐴 =𝐴𝑅

𝐴𝑃

Ahora, el valor del registro TBPRD se determina a través de la siguiente ecuación:

𝐵𝑃𝑅𝐷_𝑢𝑝𝑑𝑜𝑤𝑛 =

1𝑓𝑃2𝑓𝑜𝑠𝑐

( 3-12 )

El registro TBPRD se utiliza para calcular el periodo 𝑃𝑊𝑀 y la frecuencia 𝐹𝑃𝑊𝑀 de cada

muestra como expone en la Figura 3-16, los cuales se calculan a través de las siguientes

ecuaciones:

𝑃𝑊𝑀 = 2 · 𝐵𝑃𝑅𝐷 · 𝑇𝐵𝐶𝐿𝐾 ( 3-13 )

𝐹𝑃𝑊𝑀 = 1/ 𝑃𝑊𝑀 ( 3-14 )

Por último, para calcular el valor del ciclo útil de cada muestra se parte de la función

trigonométrica definida en la ecuación ( 3-10 ), donde se realiza el siguiente

planteamiento:

(3-15)

Ya que el objetivo es construir la señal SPWM con base a las frecuencias portadoras

definidas en la Tabla 3-8. Se parte de los valores constantes ya definidos:

Frecuencia del reloj interno del MCU → 𝑓𝑂𝑆𝐶 = 60𝑀𝐻𝑧

frecuencia de la señal de referencia es → 𝑓𝑅 = 60𝐻𝑧

Asumiendo el Índice de modulación de amplitud como → 𝑀𝐴 =𝐴𝑅

𝐴𝑃= 0.96

Ahora en la siguiente tabla se calculan los valores del registro TBPRD para cada

frecuencia seleccionada:



Tabla 3-9: Valores del registro TBPRD

Frecuencia de la señal Portadora

Índice de modulación de frecuencia

Base de tiempo del periodo

𝒇𝑷[𝑯𝒛] 𝑴𝒇 TBPRD_UPDOWN

40500 675 740.7

50100 835 598.8

60300 1005 497.5

70500 1175 425.5

80100 1335 374.5

90300 1505 332.2

100500 1675 298.5

110100 1835 272.5

120300 2005 249.4

129900 2165 230.9

140100 2335 214.1

150300 2505 199.6

159900 2665 187.6

170100 2835 176.4

180300 3005 166.4

189900 3165 158.0

200100 3335 149.9

[Fuente: Autor]

Con base a la ecuación (3-15) y como se muestra en la Figura 3-15, se procede a

construir la señal de referencia senoidal a través de la función F[n]. Para hacerlo, los

valores de las constantes (𝑓𝑂𝑆𝐶 , 𝑓𝑅, 𝑓𝑃 𝑀𝐴) y del registro TBPRD se ingresan en hojas de

cálculo de Excel para calcular el valor del ancho de pulso F[n] de cada una de las

muestras que componen la señal SPWM.

Una vez definidos todos los valores del ancho de pulso F[n] para una frecuencia en

particular, se realiza el mismo procedimiento para cada una de las frecuencias descritas

en la Tabla 3-9, generando así una base de datos con los valores de las tablas que

forman la señal SPWM para cada frecuencia deseada.

Del mismo modo, las tablas generadas en .xlsx se convierten en archivos planos .csv

para ser incluidos en el software ¨Code Composer Studio¨ de programación del MCU, los

valores de las tablas y el código de programación se muestran en el Anexo B (Pag.190).

De manera particular a continuación se muestra la forma como se configura el software

de programación para una señal portadora con frecuencia igual a 𝑓𝑃 = 40𝑘𝐻𝑧:


En la programación del MCU se crea una función particular para cada frecuencia

deseada y para este caso se crea una función ¨MOD40_5KHZ_UD¨, con los parámetros

calculados anteriormente para esta frecuencia, y se ingresan al programa como se

muestra la siguiente figura:

Figura 3-17: Creación de una función en el MCU

[Fuente: Autor]

Dentro de la función del programa ¨MOD40_5KHZ_UD¨ usada para generar la señal

SPWM. Ahora como se muestra en la Figura 3-18 se procede a ingresar cada uno de los

valores de ¨𝑀𝐹¨ que componen la función F[n] que fueron generados en la tabla de Excel.

Figura 3-18: Valor de cada muestra de la señal SPWM

[Fuente: Autor] Una vez cargados los valores de las tablas y actualizados los parámetros de la señal

SPWM en la función ¨MOD40_5KHZ_UD¨, se ejecuta el programa y se logran obtener

dos señales PWM y 𝑃𝑊𝑀 a la salida del periférico ePWM del MCU.



A continuación, se muestran las dos señales SPWM resultantes: PWM en Rojo y

𝑃𝑊𝑀 en Azul a una frecuencia aproximada de 41kHz, con una amplitud lógica de 3.7

Voltios:

Figura 3-19: Señales de SPWM generadas por el MCU visualizadas en osciloscopio.

[Fuente: Autor, Tomada del Osciloscopio]

3.7 Diseño del Filtro de Salida del Inversor

Una vez definidas las frecuencias con que se van a conmutar los MOSFETs que se van a

implementar en los tres prototipos de Inversores, y conforme a los requerimientos

planteados en la Sección 1.2.2, se procede a diseñar el filtro que se usará a la salida de

los inversores, a partir de los siguientes cinco pasos:

1. Cálculo de los armónicos que se presentan a la salida de cada inversor

2. Definición de la frecuencia de resonancia a la cual se diseñará el filtro

3. Definición del tipo de Filtro de Salida

4. Cálculo de los valores de los componentes que componen el filtro.

5. Diseño del inductor del filtro

A continuación, se realiza la descripción de cada uno de estos pasos.

3.7.1 Cálculo de los armónicos de los Inversores

Conforme a los requerimientos eléctricos del prototipo del inversor descritos en la


Tabla 1-1, donde se estableció que:

- La tensión en el MOSFET será: 𝑉𝑑𝑠 = 170𝑉 (igual al BUS_DC)

- La frecuencia de salida será: 𝑓 𝑂𝑈𝑇 = 60𝐻𝑧 (igual a la frecuencia portadora 𝑓𝑃)

Se procede a calcular los valores de tensión rms en la frecuencia fundamental y en sus

armónicos más dominantes, que se presentan a la salida del puente completo de los

inversores al utilizar el método de conmutación PWM bipolar. Para esto se toman los

valores de frecuencia 𝒇𝑺𝑾 con que se va a conmutar cada MOSFET junto con sus

valores de 𝑀𝐹 y 𝑀𝐴 conforme se calcularon en la sección anterior (Tabla 3-9), resumidos

a continuación:

Tabla 3-10: Parámetros de la frecuencia de conmutación de los Inversores

Si-MOSFET SiC-MOSFET GaN-MOSFTE

Frecuencia de Conmutación

→ 𝒇𝑺𝑾 40.5kHz 90.3kHz 100.5kHz

Índice de modulación de frecuencia

→ 𝑴𝑭 675 1505 1675

Índice de modulación de amplitud

→ 𝑴𝑨 0.96 0.96 0.96

[Fuente: Autor]

Una vez definidos los parámetros anteriores, se calcula la tensión rms para cualquier

armónico ¨h¨ del inversor, a través de la ecuación que se describe a continuación:

(𝑉0)ℎ =𝑉𝑑𝑠

√2·(𝑉0)ℎ𝑉𝑑𝑠 2⁄

(𝑉0)ℎ =170

√2·(𝑉0)ℎ𝑉𝑑𝑠 2⁄

(𝑉0)ℎ = 120.2𝑉 ·(𝑉0)ℎ𝑉𝑑𝑠 2⁄

(3-16)

Ahora, para lograr calcular los valores de amplitud de cada armónico se utiliza la tabla

planteada por el autor (Ned Moham, 2009) en su sección 8-2-1 llamada: ¨Armónicos



generalizados de 𝑉𝑂 para un 𝑚𝑓 grande¨. Donde se establece un coeficiente de las

amplitudes en relación con el índice de amplitud 𝑚𝑎, que permite calcular las amplitudes

de los armónicos ubicados en sus bandas laterales alrededor de la frecuencia de

conmutación y sus múltiplos, es decir alrededor de sus armónicos 𝑚𝑓 , 2𝑚𝑓 , 3𝑚𝑓 , 𝑒𝑡𝑐.

Aplicando este método y utilizando el software de cálculo Excel, en seguida se calculan y

se grafican los armónicos que se generan a la salida de los inversores en su frecuencia

de conmutación 𝑓𝑆𝑊.

Para mayor facilidad de explicación, en adelante los inversores se llamarán conforme al

material con que están construidos sus MOSFETs, de la siguiente manera:

Inv-Si-MOSFET: Inversor de puente completo compuesto por MOSFETs de

Silicio.

Inv-SiC-MOSFET: Inversor de puente completo compuesto por MOSFETs de

Carburo de Silicio.

Inv-GaN-MOSFET: Inversor de puente completo compuesto MOSFETs de Nitruro

de Galio.

A continuación, en la Tabla 3-11 se presenta el cálculo y la gráfica correspondientes a: El

orden del armónico, la amplitud (Vrms) y frecuencia de los armónicos, que se generan a la

salida del Inv-Si-MOSFET, a partir de los siguientes parámetros en la conmutación

SPWM:

𝑓 𝑆𝑊 = 40.5𝑘𝐻𝑧, 𝑓 𝑂𝑈𝑇 = 60𝐻𝑧, 𝑀𝐴 = 0.96, 𝑀𝐹 = 675


Tabla 3-11: Cálculo de los armónicos del Inv-Si-MOSFET

[Fuente: Autor]

120.21

74.29

38.23

72.25

38.23

74.29

3.97

25.48

21.76

0.00

21.76

25.48

3.975.29

18.87

7.45

13.58

7.45

18.87

5.29

6.01

14.30

1.08

8.17

0.00

8.17

1.08

14.30

6.01

0.00

20.00

40.00

60.00

80.00

100.00

120.00

140.00

60

40

.3E

+3

40

.4E

+3

40

.5E

+3

40

.6E

+3

40

.7E

+3

80

.7E

+3

80

.8E

+3

80

.9E

+3

81

.0E

+3

81

.1E

+3

81

.2E

+3

81

.5E

+3

12

1.1

E+

3

12

1.3

E+

3

12

1.4

E+

3

12

1.5

E+

3

12

1.6

E+

3

12

1.7

E+

3

12

1.9

E+

3

16

1.6

E+

3

16

1.7

E+

3

16

1.8

E+

3

16

1.9

E+

3

16

2.0

E+

3

16

2.1

E+

3

16

2.2

E+

3

16

2.3

E+

3

16

2.4

E+

3

Am

plit

ud

(V

)

Frecuencia (Hz)

Vrms del Inv-Si-MOSFET



Del mismo modo, en la Tabla 3-12 se presenta el cálculo y la gráfica correspondientes a:

El orden del armónico, la amplitud (Vrms) y frecuencia de los armónicos, que se generan a

la salida del Inv-SiC-MOSFET, a partir de los siguientes parámetros en la conmutación

SPWM:

𝑓 𝑆𝑊 = 90.3𝑘𝐻𝑧, 𝑓 𝑂𝑈𝑇 = 60𝐻𝑧, 𝑀𝐴 = 0.96, 𝑀𝐹 = 1505 Tabla 3-12: Cálculo de los armónicos del Inv-SiC-MOSFET

[Fuente: Autor]

120.2

74.3

38.2

72.2

38.2

74.3

4.0

25.5

21.8

0.0

21.8

25.5

4.05.3

18.9

7.5

13.6

7.5

18.9

5.36.0

14.3

1.1

8.2

0.0

8.2

1.1

14.3

6.0

0.0

20.0

40.0

60.0

80.0

100.0

120.0

140.0

60

90

.1E

+3

90

.2E

+3

90

.3E

+3

90

.4E

+3

90

.5E

+3

18

0.3

E+

3

18

0.4

E+

3

18

0.5

E+

3

18

0.6

E+

3

18

0.7

E+

3

18

0.8

E+

3

18

1.1

E+

3

27

0.5

E+

3

27

0.7

E+

3

27

0.8

E+

3

27

0.9

E+

3

27

1.0

E+

3

27

1.1

E+

3

27

1.3

E+

3

36

0.8

E+

3

36

0.9

E+

3

36

1.0

E+

3

36

1.1

E+

3

36

1.2

E+

3

36

1.3

E+

3

36

1.4

E+

3

36

1.5

E+

3

36

1.6

E+

3

Am

plit

ud

(V

)

Frecuencia (Hz)

Vrms del Inv-SiC-MOSFET


Por último, en la Tabla 3-12 se presenta el cálculo y la gráfica correspondientes a: El

orden del armónico, la amplitud (Vrms) y frecuencia de los armónicos, que se generan a la

salida del Inv-GaN-MOSFET, a partir de los siguientes parámetros en la conmutación

SPWM:

𝑓 𝑆𝑊 = 100.5𝑘𝐻𝑧, 𝑓 𝑂𝑈𝑇 = 60𝐻𝑧, 𝑀𝐴 = 0.96, 𝑀𝐹 = 1675 Tabla 3-13: Cálculo de los armónicos del Inv-GaN-MOSFET

[Fuente: Autor]

120.2

74.3

38.2

72.2

38.2

74.3

4.0

25.5

21.8

0.0

21.8

25.5

4.05.3

18.9

7.5

13.6

7.5

18.9

5.36.0

14.3

1.1

8.2

0.0

8.2

1.1

14.3

6.0

0.0

20.0

40.0

60.0

80.0

100.0

120.0

140.0

60

10

0.3

E+

3

10

0.4

E+

3

10

0.5

E+

3

10

0.6

E+

3

10

0.7

E+

3

20

0.7

E+

3

20

0.8

E+

3

20

0.9

E+

3

20

1.0

E+

3

20

1.1

E+

3

20

1.2

E+

3

20

1.5

E+

3

30

1.1

E+

3

30

1.3

E+

3

30

1.4

E+

3

30

1.5

E+

3

30

1.6

E+

3

30

1.7

E+

3

30

1.9

E+

3

40

1.6

E+

3

40

1.7

E+

3

40

1.8

E+

3

40

1.9

E+

3

40

2.0

E+

3

40

2.1

E+

3

40

2.2

E+

3

40

2.3

E+

3

40

2.4

E+

3

Am

plit

ud

[V

]

Frecuencia (Hz)

Vrms del Inv-GaN-MOSFET



3.7.2 Definición de la Frecuencia de Resonancia

Una vez calculadas las frecuencias y las amplitudes [Vrms] de los armónicos que se

presentarán a la salida de cada uno de los tres inversores presentados en la Sección

3.7.1. Se procede a calcular la frecuencia de resonancia (𝑓𝑟𝑒𝑠) con la que se va a diseñar

la bobina del filtro pasa bajos, partiendo de las gráficas obtenidas de las Tabla 3-11 para

Inv-Si-MOSFET, de la Tabla 3-12 para Inv-SiC-MOSFET y de la Tabla 3-13 para el Inv-

GaN-MOSFET, donde se identifica que las frecuencias donde se presentaron los

armónicos más bajos fueron: Para el Si-MOSFET→40.3kHz, para el SiC-

MOSFET→90.1kHz y para el GaN-MOSFET→103.3kHz. Según esto el inversor que

presenta armónicos a la frecuencia más baja es el Inv-Si-MOSFET, por lo que se tomará

como referencia la frecuencia del armónico más bajo de este inversor para la

construcción del filtro. Por limitaciones de la investigación se fabricará un único filtro que

sirva para los tres inversores que se desean implementar, para lo cual se implementará

un filtro tipo pasa bajos como se definió en la sección 3.7.3, el cual permita el paso del

armónico fundamental y bloque los armónicos que se generan a frecuencias superiores

de 40.3kHz, la frecuencia este filtro se calculará de la misma forma como se realizó el

ejemplo descrito en la sección 3.63.4, a través de la ecuación ( 3-6 ):

10 ∙ 𝑓𝑂𝑈𝑇 ≤ 𝑓𝑟𝑒𝑠 ≤𝑓𝑆𝑊2

( 3-6 )

10 ∙ 60𝐻𝑧 ≤ 𝑓𝑟𝑒𝑠 ≤40.3𝑘𝐻𝑧

2

600𝐻𝑧 ≤ 𝑓𝑟𝑒𝑠 ≤ 10𝑘𝐻𝑧

Donde 𝑓𝑆𝑊 será igual a 40.3kHz, y se asigna como frecuencia de resonancia con la que

se va a la cual se diseñará el filtro de salida: 𝑓𝑟𝑒𝑠 = 6.9𝑘𝐻𝑧

3.7.3 Definición del tipo de Filtro de Salida

Para seleccionar el tipo de filtro que se implementará a la salida del inversor hay que

tomar en cuenta la reactancia de este filtro, ya que por el pasará una corriente alterna a

una frecuencia de salida determinada. Este filtro tiene una impedancia “Z” dada por la

siguiente ecuación:

𝑍 = 𝑅 + 𝘫𝑋 (3-17)


Donde “R” es la resistencia en el componente real, y “X” es la reactancia en el

componente imaginario “𝘫”; del mismo modo esta reactancia está compuesta por sus

componentes inductivas (XL) y capacitivas (XC),

𝑋 = (𝑋𝐿 − 𝑋𝐶)

(3-18)

Donde sus magnitudes determinaran el comportamiento del filtro de la siguiente manera:

Si 𝑋 > 0 → (𝑋𝐿 > 𝑋𝐶), entonces se tendrá una Reactancia Inductiva

Si 𝑋 < 0 → (𝑋𝐿 < 𝑋𝐶), entonces se tendrá una Reactancia Capacitiva

Con el objetivo reducir al máximo la reactancia del filtro, se plantea implementar un filtro

LC en serie como se muestra en la siguiente figura:

Figura 3-20: Filtro ideal a la salida del puente completo

[Fuente: Autor]

El cual permita tener un valor de reactancia de cero (𝑋 = 0), para lograr esto hay que

hallar la frecuencia de resonancia ¨𝑓𝑟𝑒𝑠¨, donde los componentes de las reactancias XL y

XC tengan valores iguales (𝑋𝐿 = 𝑋𝐶), se cancelen y se logre obtener la mínima

impedancia en el filtro. Esta ¨𝑓𝑟𝑒𝑠¨ se obtiene través del planteamiento de las ecuaciones

para XL y XC en el dominio de la frecuencia, como se muestra a continuación:

𝑋𝐿 = 𝑋𝐶

𝜔𝐿 = 1𝜔𝐶⁄

𝑑𝑜𝑛𝑑𝑒 → 𝜔 = 2𝜋𝑓

(2 · 𝜋 · 𝑓𝐿)𝐿 = 1(2 · 𝜋 · 𝑓𝐶)𝐶⁄

𝑑𝑜𝑛𝑑𝑒 → 𝑓𝐿 = 𝑓𝐶 = 𝑓𝑟𝑒𝑠

(2𝜋𝑓𝑟𝑒𝑠)𝐿 = 1(2𝜋𝑓𝑟𝑒𝑠)𝐶⁄

𝑆𝑒 𝑜𝑏𝑡𝑖𝑒𝑛𝑒: 𝑓𝑟𝑒𝑠 =1

2𝜋√𝐿𝐶

(3-19)



3.7.4 Cálculo de los elementos del Filtro

Como se describió en la sección anterior, el filtro que se desea diseñar es de tipo LC

pasa bajos, para lo cual se necesita definir sus valores de la inductancia y de la

capacitancia, para este cálculo se hace uso de la frecuencia de resonancia 𝑓𝑟𝑒𝑠 y de la

ecuación característica de este filtro LC (3-19)( 3-9 ), la cual se describe como:

𝑓𝑟𝑒𝑠 =1

2𝜋√𝐿𝐶

De la misma forma como se realizó en la sección 3.4, de la anterior ecuación se despeja

la variable de inductancia L, obteniendo la siguiente ecuación

𝐿 =1

(2𝜋 ∙ 𝑓𝑟𝑒𝑠)2 ∙ 𝐶

(3-20)

Ahora se asume una capacitancia para este filtro de valor igual a 1μF, y una vez

definidos los valores de 𝑓𝑟𝑒𝑠 𝑦 𝐶 se obtiene el valor de la inductancia

𝐿 =1

(2𝜋 ∙ 𝑓𝑟𝑒𝑠)2 ∙ 𝐶

→ 𝐿 = 532𝜇𝐻

Esta Inductancia se dividirá en dos para repartirla equitativamente en las dos ramas a la

salida del puente del inversor, como se observa en la siguiente figura donde cada

inductancia tendrá el valor de: 𝐿 2⁄ = 266𝜇𝐻.

Figura 3-21: Filtro LCL a la salida del puente completo.

[Fuente: Autor]

Por otro lado, según se mostró en la sección 3.4 donde se describe el criterio de

selección de los elementos que componen el Filtro LC, conforme al valor del factor ¨Q¨


descrito por la ecuación ( 3-10 ), aquí se definió el valor del capacitor igual a 1μF para

luego hallar el valor de la inductancia igual a 532 μH. Ahora para calcular el factor ¨Q¨

nuevamente se define una resistencia ¨R¨ igual a:

𝑅 =120𝑉

4.17𝐴= 28.77Ω

Es de resaltar que para las pruebas practicas realizadas a los inversores con el filtro, se

utilizaron valores cercanos a este condensador, y por el método de iteración empírica

(prueba y error) se obtuvo la mejor respuesta con un condensador de valor 1𝜇𝐹.

Finalmente, el factor ¨Q¨ se haya con base a esta misma ecuación ( 3-10 ):

𝑄 = 𝑅 · √𝐶 𝐿⁄ = (28.77Ω) · √(1𝜇𝐹)

532𝜇𝐻⁄ = 1.21

|𝑄|𝑑𝐵 = 20 · log10(1.21) = 1.68 dB

Donde se corrobora que con la implementación de estos valores para los componentes

LC del filtro, se tendrán un buen desempeño en la frecuencia de resonancia 𝑓𝑟𝑒𝑠 como se

mostró en la figura Figura 3-11.

Al igual que se realizó en la sección 3.4, se presentan en la Figura 3-22 la simulación del

inversor de puente completo ideal con el filtro de salida diseñado, utilizando el software

de análisis de circuitos LTspice



Figura 3-22: Simulación del Inversor y Filtro LC Ideal

[Fuente: Autor, creada en LTspice]

Ahora en la Figura 3-23 se observa la señal de tensión generada después del filtro de

salida, lo que permite tener una aproximación del comportamiento del filtro calculado

donde se tendrá una señal sinusoidal sin distorsión a la salida.

Figura 3-23: Señal de Tensión a la salida del Inversor


Ahora, a través de la función FFT (transformada rápida de Fourier) calculada en el

software LTspice, en la Figura 3-24 se presentan los componentes armónicos que se

generan en la salida diferencial del puente del inversor, las cuales tienen la misma

frecuencia y magnitud a los componentes armónicos calculados teóricamente en la Tabla

3-11 para una frecuencia de conmutación de 40.5kHz.


Figura 3-24: Componentes armónicos a la salida del puente completo del Inversor


Del mismo modo, en la Figura 3-25 se presentan los componentes armónicos generados

a través de la función FFT del software LTspice a la salida del Inversor, en esta grafica se

muestra cómo se lograron reducir gran parte las amplitudes de las componentes

armónicas implementando el filtro pasa bajos LC calculado en esta sección.

Figura 3-25: Componentes armónicos tomados después del filtro LC del Inversor


Cabe mencionar que el filtro LC que se desea diseñar contiene componentes parásitos

en el inductor como son Rs y Cs, y en el capacitor como son ESL y ESR, como se



muestra en la Figura 3-26 (a). Del mismo modo, al conmutar el inversor a altas

frecuencias el filtro se comporta como un circuito equivalente al mostrado en Figura 3-26

(b) (Keith Billings, 2011) ,razón por la cual hay que seleccionar Condensadores con bajo

valor de la resistencia ESR y la inductancia ESL a frecuencias superiores de 100 kHz, del

mismo modo se debe diseñar el inductor con bajas pérdidas en su núcleo y devanado.

Figura 3-26: (a) Filtro de salida del Inversor con componentes parásitas

(b) Filtro de salida equivalente para altas frecuencias

[Fuente: Autor]


3.7.5 Diseño del Inductor del Filtro

En esta sección se mostrarán los pasos necesarios para diseñar el Inductor del filtro de

salida del inversor, cuyo valor de inductancia fue calculado en la Sección 3.7.4, de esta

sección se derivarán los siguientes parámetros para la construcción del inductor:

Tipo y tamaño del núcleo.

Número de vueltas del devanado.

Calibre del alambre del devanado

Longitud del entrehierro

Del mismo modo, el diseño del Inductor se realiza en base a las propiedades eléctricas y

mecánicas, de los núcleos de ferrita y los alambres de cobre disponibles en el mercado

nacional, los cuales fueron:

Alambres de cobre para bobinar de calibre AWG16,18,22,24 y 26.

Núcleos de Ferrita de referencia: E-77-625, EA-77-375, EA-77-250 y E55-28-21.

Estos núcleos son de ferrita del material 77 (MnZn) el cual posee una alta densidad de

flujo de saturación que le permite trabajar a altas temperaturas y tener bajas pérdidas de

potencia en el rango de frecuencias de 1kHz a 1MHz (Amidon Inc.).

El método que se aplica para el diseño del inductor se toma en referencia a la sección

30-5 del libro ¨Electrónica de potencia¨ del autor (Ned Moham, 2009), donde se describe

la forma de diseñar un inductor de alta frecuencia a través de 10 pasos, los cuales se

describen a continuación:

Paso 1: Definición de los parámetros del Inductor:

Inductor Deseado: 260 μH

Potencia Salida (Pout): 500W

Voltaje de salida (Vo): 120Vrms

Corriente de salida (Io): 4.17 Arms

Corriente Pico de salida (Î): 5.9 A

Rizado de corriente (Irip): 3.45A



Paso 2: Realizar el cálculo de la energía acumulada en el Inductor, a través de siguiente fórmula:

L x Î x Irms = 0.00638 [H-A2] (3-21)

Paso 3: Seleccionar el material, la forma y las dimensiones del núcleo. Para calcular este

parámetro hay que tener en cuenta las propiedades de los núcleos de ferrita y los

alambres conductores descritas en las fichas técnicas de los fabricantes, las cuales se

presentan a continuación:

Tabla 3-14: Propiedades eléctricas del material de ferrita Tipo 77

Densidad de Flujo de Saturación Bs [T] 0.49

Densidad de Flujo residual Br [T] 0.15

Densidad Flujo BCA [T] 0.32

Parámetro del conductor

[Fuente:Autor]

Factor de Relleno de cobre Kcu 0.28

Permeabilidad µo 1.26E-06

Tabla 3-15: Parámetros físicos de los núcleos de ferrita

[Fuente: Fabricante]

Definidos los parámetros anteriores se realiza el cálculo de la densidad de corriente para

cada alambre conductor a través de la ecuación (3-22), y en la Tabla 3-16 se muestra el

resultado para cada calibre de cable.

𝐽𝑟𝑚𝑠 =𝐼𝑟𝑚𝑠

𝐴𝐶 ⁄ (3-22)

Tabla 3-16: Densidad de corriente en el alambre conductor

[Fuente: Autor]

NUCLEO REF: E55-28-21

Area Efectiv secc transv Ae(mm^2) 354

Le (mm) 124

Volumen del nucleo Ve (mm^3) 43900

Area del núcleo As (mm^2) 17560

A. front Ventana Bobinado Aw (mm^2) 373.780.6151

E-77-625

184

98

18000

7550

287

EA-77-375 EA-77-250

40.5

48

1930

1700

90.3

68.8

6240

3630

AWG 16 AWG 18 AWG 22 AWG 24 AWG 26

Area transve Cobre: Acu (mm^2) 1.31 0.823 0.326 0.205 0.129

Jrms [A/mm^2] 3.18 5.06 12.78 20.33 32.30

Densidad Corriente Conductor J_rms


Luego se calculan los “parámetros del devanado” a través de la ecuación (3-23) para

cada uno de los núcleos y conductores seleccionados, luego en la Tabla 3-17 se

presentan los resultados:

𝐾𝑐𝑢 · 𝐽𝑟𝑚𝑠(𝐴/𝑚𝑚2) · (𝑊𝑏/𝑚2) · 𝐴𝑤(𝑚𝑚2) · 𝐴𝑒(𝑚2) (3-23)

Tabla 3-17: Parámetro del devanado

[Fuente: Autor]

De los valores anteriores se seleccionan aquellos cumplan con la siguiente condición:

Parámetro del devanado > Energía acumulada en el núcleo

> 𝐿 · Î · 𝐼𝑟𝑚𝑠 (3-24)

Como se muestra a continuación Tabla 3-17 los valores que cumplen con la condición

son subrayados en color verde.

Una vez definidos el rango de valores viable para el diseño (subrayados en color verde),

se procede a hallar el número máximo de vueltas que cabrían en el devanado de cada

núcleo según el calibre del alambre conductor, estos valores se calculan a través de la

ecuación (3-25) y presentan a en la Tabla 3-18:

𝑁 = 𝑘𝐶𝑈 ∗ 𝐴𝑊/𝐴𝐶𝑈 (3-25)

Tabla 3-18: Número máximo de vueltas en el núcleo

[Fuente: Autor]

Parametro del Debanado

AWG 16 AWG 18 AWG 22 AWG 24 AWG 26

E55/28/21 0.03770 0.06001 0.15150 0.24092 0.38285

EA-77-625 0.61752 0.02396 0.06048 0.09617 0.15283

EA-77-375 0.00389 0.00619 0.01562 0.02483 0.03946

EA-77-250 0.00093 0.00148 0.00374 0.00594 0.00945

Kcu x Jrms(A/mm^2) x ^B(Wb/m2) x Aw(mm^2) x Ae(m^2)

CALCULO # VUELTAS MAX AWG 16 AWG 18 AWG 22 AWG 24 AWG 26

E55/28/21 79.87 127.14 320.97 510.42 811.13

REF: E-77-625 61.34 97.64 246.50 392.00 622.95

EA-77-375 32.27 51.37 129.69 206.24 327.75

EA-77-250 17.23 27.42 69.23 110.09 174.95



Habiendo calculado el número máximo de vueltas que puede contener cada núcleo, a

través de la ecuación (3-26) se realiza el cálculo de la inductancia máxima que se logrará

para cada núcleo según el conductor utilizado, y en la Tabla 3-19 se presentan los

resultados obtenidos.

𝐿𝑀𝐴𝑋 =𝑁 · 𝐴𝑛ú𝑐 𝑒𝑜 ·

𝐼

(3-26)

Tabla 3-19: Valores máximos de Inductancias en el núcleo

[Fuente: Autor]

Teniendo los valores de la inductancia máximas que se pueden obtener de la

combinación de cada núcleo y conductor disponible, ahora se realiza la selección del

núcleo y el calibre del alambre con que se va a fabricar el inductor, teniendo en cuenta

que el valor teórico del inductor a fabricar es de 260μH. Ahora en la Tabla 3-19 se puede

observar que de los valores seleccionados (subrayados en color verde), el menor valor

de inductancia se presenta a través de la combinación del núcleo de referencia E-77-625

con el alambre conductor de calibre AWG16, y este el valor del inductor deseado está

dentro de este valor, por lo que estos elementos serán los seleccionados para fabricar el

inductor del filtro de salida.

Ahora se procede a calcular el número de vueltas necesarias para obtener la inductancia

de 260μH, para hallar el número de vueltas ¨N¨ se despeja esta variable de la ecuación

(3-26), obteniendo como resultado la siguiente ecuación:

𝑁 =𝐿𝑀𝐴𝑋 · 𝐼

𝐴𝑛ú𝑐 𝑒𝑜 ·

(3-27)

Remplazando las variables definidas anteriormente se obtiene el valor de “N”

𝑁 =(260𝜇𝐻 · 5.9𝐴)

184𝑐𝑚2 · (0.32 )

→ 𝑵 = 𝟐𝟔 𝒗𝒖𝒆𝒍𝒕𝒂𝒔

L (H) MAX segun AWGy REF Core AWG 16 AWG 18 AWG 22 AWG 24 AWG 26

E55/28/21 1.54E-3 2.44E-3 6.17E-3 9.81E-3 15.59E-3

REF: E-77-625 594.0E-6 975.67E-6 2.46E-3 3.92E-3 6.22E-3

EA-77-375 322.5E-6 513.3E-6 1.3E-3 2.1E-3 3.3E-3

EA-77-250 172.1E-6 274.0E-6 691.7E-6 1.1E-3 1.7E-3


Del mismo modo, a través de la ecuación (3-28) se calcula el valor del espacio en el

entre hierro (Air Gap) a través de la ecuación:

Σ𝑔 ≈𝐴𝑛 𝑐 𝑒𝑜

𝐴𝑛 𝑐 𝑒𝑜 · 𝑛 𝑐 𝑒𝑜

𝜇0 · 𝑁 · 𝐼−(𝑎 + 𝑑)𝑁𝑔

(3-28) Donde:

Área del núcleo: Anucleo= Ae =184𝑚𝑚2

Gaps del núcleo: Ng = 4

Densidad Flujo: = 0.32T

Permeabilidad en vacío: µo= 1.26E-06

Longitud rama central: a= 11.9mm

Ancho del núcleo d= 15.4mm

Remplazando estos valores se obtiene que el espacio en el entre hierro será igual a

Σ𝑔 = 0.621𝑚𝑚, por lo que la longitud de cada uno de los cuatro entrehierros es de:

𝑔 =0.602𝑚𝑚

4= 0.150𝑚𝑚

Por último, se procede a calcular las pérdidas totales en la bobina, la cual se conforma

por las pérdidas de potencia en el Devanado y en el Núcleo, las cuales se calculan a

continuación.

Pérdidas de potencia en el devanado:

Estas pérdidas se obtienen a través de la siguiente ecuación:

𝑃𝑊 = 22 · 𝑘𝐶 (𝐽𝑟𝑚𝑠)2𝑉𝑤

(3-29)

Donde sus variables son:

Densidad de corriente del conductor → 𝐽𝑟𝑚𝑠 = 3.18[𝐴 𝑚𝑚2⁄ ]

Volumen de la ventana de bobinado → 𝑉𝑤 = 0.12𝑚𝑚3

Ahora para calcular el factor de relleno 𝑘𝐶 se despeja esta variable de la ecuación

(3-25), obteniendo como resultado:

𝑘𝐶 =𝑁 · 𝐴𝐶

𝐴𝑤

(3-30)



Donde sus variables son:

Número de vueltas → 𝑁 = 26

Área transversal del cobre → 𝐴𝐶 = 1.31𝑚2

Área de la ventana frontal del bobinado → 𝐴𝑤 = 287𝑚𝑚2

Remplazando los anteriores valores en la ecuación (3-30) se obtiene que el factor de

relleno es:

𝑘𝐶 =(26) · (1.31𝑚𝑚2)

287𝑚𝑚2

→𝒌𝑪𝒖 = 𝟏𝟏𝟖. 𝟖𝙭𝟏𝟎−𝟑

Una vez obtenidos todos los parámetros requeridos en la ecuación (3-29), se logran

calcular las pérdidas de potencia en el devanado, de la siguiente manera:

𝑃𝑊 = 22 · 𝑘𝐶 (𝐽𝑟𝑚𝑠)2𝑉𝑤

𝑃𝑊 = 22 · 118.8𝘹10−3 · (3.18)2 · 0.12

→ 𝑷𝑾 = 𝟑. 𝟏𝑾

Pérdida de potencia en el Núcleo:

Para el cálculo de las pérdidas de potencia en el núcleo se obtendrá siguiendo el cálculo

paso a paso de los siguientes parámetros, como se muestra en este diagrama:

No. Parámetro Ecuación Valor Calculado

1 Corriente pico 𝐼 = √2 · 𝐼 5.9[𝐴]

2 FEM pico FEM=N x î 153.3 [At]

3

Intensidad de campo

magnético en el

entrehierro

254.6x103[At/m]

4 Densidad de Flujo máx.

en el Entrehierro 317.7x10-3[Teslas]

5 Área transversal del

Entrehierro 182.7mm2

6 Área Efectiva sección

transversal del núcleo

El valor de Ae se define

por el datasheet Ae =184mm2


7

Densidad de flujo máx.

en el núcleo, donde

𝐵𝑛ú𝑐 𝑒𝑜 = 𝐵𝐶𝐴

317.7x10-3 [Teslas]

3.2x103 [Gauss]

8

A través de la gráfica de

densidad de pérdidas de

potencia vs. densidad de

flujo, proveída en el

datasheet del fabricante,

se halla la el valor de la

pérdida en el núcleo por

unidad de volumen ¨Pv¨,

correspondiente al valor

de 𝐵𝐶𝐴 calculado

8 Determinación de las pérdidas en el núcleo por

unidad de volumen Pv=300[mW/cm3]

9 Volumen del núcleo Ve=18cm3

10 Pérdida, de potencia en el núcleo Ploss,core= Pv· Ve

→Ploss,core=5.4W

[Fuente: Autor]

Una vez calculadas las pérdidas de potencia en el devanado y en el núcleo, se obtiene el

valor resultante del total de pérdidas en el Inductor que se va a construir:

Pérdida en el Devanado = 3.2W

Pérdida en el Núcleo = 5.4W

Total de pérdidas de potencia

en el Inductor

= 8.6W

4. Implementación

En esta sección se documenta el proceso de implementación de cada uno de los

elementos que componen la PCB de un inversor de puente completo, por lo que se

pretende realizar la fabricación de tres PCBs, una por cada prototipo de inversor de

puente completo. Como se mencionó en la sección anterior, las tarjetas de los inversores

se llamarán conforme al material con que están construidos sus MOSFETs, y se definen

de la siguiente manera:

I. Inv-Si-MOSFET: PCB del Inversor de puente completo compuesto por cuatro

transistores tipo MOSFET de potencia, del material semiconductor de Silicio.

II. Inv-SiC-MOSFET: PCB del Inversor de puente completo compuesto por cuatro

transistores tipo MOSFET de potencia, del material semiconductor de Carburo de

Silicio.

III. Inv-GaN-MOSFET: PCB del Inversor de puente completo compuesto por cuatro transistores tipo MOSFET de potencia, del material semiconductor de Nitruro de Galio.

Ahora, cada una de las PCB definidas anteriormente está compuesta por una etapa de control y una etapa de potencia, como se muestra en la siguiente imagen: Figura 4-1: Etapas de cada Inversor en la PCB

[Fuente: Autor]

Capítulo 4. Implementación 101

La etapa de control se compone de los siguientes elementos:

Dos de los drivers definidos en la sección en la sección 3.2, ya que cada uno

contiene en su encapsulado dos sub-drivers que alimentarán a cada rama del medio

puente, uno será para el medio puente derecho y otro para el medio puente izquierdo.

Además, para el funcionamiento de los drivers es necesario implementar:

- Un Filtro EMI para aislar del ruido a la fuente VDDI.

- Un circuito de Bootstrap.

- Condensadores de desacople, entre las entradas y sus planos de tierra.

Conectores para alimentar la etapa de control, donde se tendrán:

- Las señales de PWM y 𝑃𝑊𝑀

- La fuente de tensión de entrada al driver VDDI(+) con su tierra VDDI(-)

- La fuente de tensión de salida del driver VDD2(+) con su tierra VDD2(-)

Del mismo modo, la etapa de potencia se compone de los siguientes elementos:

Cuatro MOSFETs de potencia del mismo tipo de material semiconductor.

Conectores para la fuente que alimenta al BUS DC: DC_BUS (+) y DC_BUS(-)

Conectores para las salidas del puente completo.

Puntos de testeo (Test points)

Un Filtro LC a la salida del puente completo.

A continuación, se describe el proceso de implementación de cada uno de los anteriores

componentes en las tres PCBs que se usaran como plataforma de pruebas en la

presente Tesis.

Es de resaltar que para la creación de esquemáticos y los diseños de las placas de

circuitos electrónicos PCB se utilizó la herramienta de software libre KiCad EDA

(Electronic Design Automation) V4.0.7, en esta herramienta sus códigos fuentes son

desarrollados y distribuidos bajo la modalidad de licencia publica general GNU (Generel

Public Licence V3).



4.1 Conectores de entrada y salida

Para iniciar con la implementación de las tarjetas se definirá primero la forma de conectar

fuentes y las señales a las PCBs a de la etapa de control, como se indicó anteriormente

en esta etapa se requiere conectar las siguientes entradas:

Las señales de PWM y 𝑃𝑊𝑀 , con su tierra GND

La fuente de tensión de entrada al driver VDDI (+) con su tierra VDDI (-)

La fuente de tensión de salida del driver VDD2(+) con su tierra VDD2(-)

Para esto se buscó en el mercado local un conector de mínimo siete pines con la

capacidad de ensamblarlo sobre la PCB, por lo que se seleccionó el siguiente conector.

Figura 4-2: Conector Alimentación etapa control

[Fuente: Fabricante Molex (FCT, 2020) ]

Del mismo modo, en la Figura 4 3 se muestra el esquemático elaborado para la PCB,

teniendo en el conector la misma distribución de pines para las tres tarjetas; los pines

sobrantes son aprovechados repitiendo conexiones para darle mayor fijación mecánica al

conector sobre la placa, además de tener mayor facilidad en el rutado en la PCB.

Figura 4-3: Esquemático del conector DB9

[Fuente: Autor]


Ahora para la etapa de control de la PCB se requieren conectores para la fuente que

alimentará al BUS DC y para las salidas del puente completo, por lo que se seleccionó el

conector mostrado en la Figura 4-4 para cada una de las entradas.

Figura 4-4: Conectores para la etapa de potencia

[Fuente: Pomona Electronics (Pomona Electronics)]

De la misma forma como se realizó para la etapa de control, para la etapa de Potencia se

realiza el trazado del esquemático como se muestra en la Figura 4-5, tanto para las

fuentes de entrada del BUS DC (a), como para las señales que salen del puente del

inversor (b), como se muestra a continuación

Figura 4-5: Conectores del BUS-DC en el Esquemático

[Fuente: Autor ]



4.2 Drivers en los inversores

Anteriormente en la sección 3.2 (Selección de Driver) se realizó la selección de los

Drivers que se implementaran al inversor, allí se seleccionaron los drivers de la empresa

Silicon Labs, particularmente de la familia: ISOdriver High transient Immunity, de las

siguientes referencias:

Si8233BB-D-iS

Si8273GBD-IS1

Si8273AB-IS1

Estos drivers tienen como sus principales características (Silicon Labs, 2020) (Silicon

Labs, 2020):

Señales de salidas VOA y VOB Independientes.

Señales de entrada VIA y VIB Independientes.

Aislamiento eléctrico entre las entradas y las salidas mayor a 2 kVrms.

Capacidad de soportar picos de corriente en sus salidas mayores a 4A.

Proveer por defecto un tiempo muerto de 15ns entre las dos señales de salida.

Contar con tiempo de propagación entre las señales de entrada y salida de 60 ns.

4.2.1 Configuración del Driver para el inversor de puente completo

Los drivers seleccionados cuentan con una distribución de pines similar entre ellos, y del

mismo modo para la implementación se toma la configuración recomendada por el

fabricante para utilizar el driver en aplicaciones de medio puente (Silicon Labs, s.f.) la

cual es mostrada Figura 4-6, lo que permite implementar simultáneamente dos drivers en

esta configuración para cada tarjeta del inversor de puente completo:


Figura 4-6: Configuración del Driver para la aplicación de medio puente

[Fuente: Silicon Labs (Silicon Labs, 2020)]

En la anterior figura se muestran las fuentes de alimentación del driver: VDDI para la

entrada de señal, y VDD2 que alimenta a su vez las entradas VDDA y VDDB. Según el

fabricante (Silicon Labs, 2020) (Silicon Labs, 2020), estas alimentaciones deben tener

las siguientes condiciones en el diseño:

Fuentes de alimentación independientes entre la fuente de entrada (VDDI) y las

fuentes de salida (VDDA y VDDB), contando con planos de tierra diferentes.

Para la fuente de entrada VDDI, se deben manejar tensiones entre 2.5V~5.5V.

Para la fuente VDD2 que alimenta las fuentes de salida VDDA y VDDB, se deben

manejar tensiones entre 4.2V ~ 30V.

4.2.2 Configuración del subcircuito de Bootstrap del Driver

Como se puede ver en la Figura 4-7 donde parte del circuito del driver de medio puente

se demarca en el cuadro rojo y se amplía, el MOSFET superior Q1 en su pin de source

no tiene conexión directa con la tierra de salida por lo que se requiere implementar un

subcircuito de Bootstrap, el cual permite que el MOSFET superior que está conectado a

la salida VOA opere con un plano de tierra exclusivo e independiente. Este subcircuito

deberá garantizar que la señal de salida de VOA este en alto durante todo el semiciclo de

encendido, y a su vez, el tiempo de encendido dependerá del valor del capacitor ¨𝐶𝐵¨

seleccionado.



Figura 4-7: Circuito de Bootstrap

[ Fuente: Silicon Labs (Silicon Labs, 2020) , Modificado: Autor]

A continuación, se muestra el cálculo del condensador ¨𝐶𝐵¨ del subcircuito de Bootstrap

con base a la nota de aplicación del fabricante (Silicon Labs, s.f.). Donde se parte de la

carga (𝑄𝐶𝐵) que debe proveer el capacitor a la gate cada MOSFET en el máximo ciclo útil

de la señal de SPWM, la cual se calcula a través de la ecuación:

𝑄𝐶𝐵 = 𝑄𝐺 + (𝐷 ∙ 𝑡𝐶𝑌𝐶 ∙ 𝐼𝐵) ( 4-1 )

Donde cada variable corresponde a:

𝑄𝐺 → Carga requerida en la gate del MOSFET

𝐷 → Ciclo útil máximo de la señal SPWM

𝑡𝐶𝑌𝐶 → Periodo de la máxima frecuencia de conmutación del MOSFET

𝐼𝐵 → Corriente máxima que demandará la gate del MOSFET

Para el parámetro 𝑄𝐺 se toman los valores de las cargas ∆𝑄[𝑂𝑁] definidos en la Tabla

3-2, y para el parámetro de 𝐼𝐵 se toman los valores de las corrientes para el encendido

𝐼𝑔[𝑂𝑁] definidas en de la Tabla 3-4.

.

Una vez obtenidos los anteriores parámetros, se calcula el valor del condensador de

Bootstrap ¨ 𝐶𝐵¨ para cada MOSFET, a través de la siguiente ecuación:

𝐶𝐵 ≥𝑄𝐶𝐵

∆𝑉𝐶𝐵

( 4-2 )


Donde ∆𝑉𝐶𝐵 corresponde a la variación de la tensión que tendrá el condensador 𝐶𝐵, la

cual se estima sea del 10%. A continuación, en la Tabla 4-1 se presentan los cálculos de

𝑄𝐶𝐵 conforme a los requerimientos que necesita la gate de cada MOSFET para su

encendido, obteniendo como resultado el valor del condensador 𝐶𝐵 de Bootstrap que se

debe implementar en cada driver.

Tabla 4-1: Calculo del Condensador de Bootstrap Si-MOSFET SiC-MOSFET GaN-MOSFET

𝑸𝑮[𝑪] 210.0E-9 106.0E-9 5.8E-9

𝑽𝑫𝑫𝑨[𝑽] 5 9.7 3

𝜟𝑽𝑪𝑩(%) 10% 10% 10%

𝑰𝑫𝑫𝑨[𝑨] 547.9E-3 465.5E-3 164.6E-3

𝑭𝑷𝑾𝑴[𝑯𝒛] 50.0E+3 80.0E+3 100.0E+3

𝑻𝑷𝑾𝑴[𝒔] 20.0E-6 12.5E-6 10.0E-6

𝑸𝑪𝑩[𝑪] 11.1E-6 5.9E-6 1.6E-6

𝑪𝑩 ≥ 22.1μF 6.0E μF 5.4 μF

𝑪𝑩 comercial 22 μF 6.8 μF 6.8 μF

[Fuente: Autor]

4.2.3 Configuración de las salidas del Driver

Una vez definido el subcircuito de Bootstrap para cada tipo de MOSFET, se procede a

exponer el funcionamiento interno del driver, particularmente en el uso de la operación de

bloqueo UVLO (Under Voltage lockout) (Silicon Labs, 2020) (Silicon Labs, 2020), donde

sus salidas VOA y VOB estarán en nivel bajo hasta que haya presencia de la entrada

VDDI, y para su iniciación las salida VOA y VOB estarán con valor bajo hasta que la

entrada VDDI sea mayor al valor de UVLO por un tiempo superior a 𝑡𝑆𝑇𝐴𝑅𝑇, luego de esto,

las salidas seguirán los estados de las señales de entrada VIA y VIB respectivamente.

Del mismo modo se habilitan las salidas si y solo si cuando VDDI y VDDA son mayores al

UVLO, y se apagan solo si VDDI ó VDDA son menores al UVLO.

4.2.4 Implementación filtro EMI en el Driver

En esta sección se describe cómo se puede implementar un filtro EMI que permita aislar

la fuente de alimentación VDD2 del ruido electromagnético que se genera por la

conmutación de los transistores a alta frecuencia. El filtro EMI se diseña con base a la

Nota de Aplicación AN-ISO124 (Baker B. C., 2003) donde se detalla como calcular los



parámetros de un filtro de modo diferencial y su diseño se muestra en la Figura 4-8,

donde los parámetros son:

Frecuencia de resonancia para un circuito LC descrita en la ecuación ( 3-9 )

𝑓𝑟𝑒𝑠 =1

2𝜋√𝐿𝐶

La frecuencia a la que se desea diseñar este filtro es de 𝑓𝑟𝑒𝑠 ≅ 7𝑘𝐻𝑧. Y como este es

un circuito tipo PI se debe considerar de manera adicional una resistencia en serie

con la bobina que permita definir un factor de amortiguación (Damping Factor) en la

frecuencia de resonancia, la cual se calcula a través de la siguiente ecuación:

𝛿 =𝑅

2√𝐶

𝐿 ( 4-3 )

Ya que se pretende que el filtro tenga la menor amortiguación, se plantea que el factor de

amortiguación sea: 𝛿 = 0.3. Por consiguiente, a través de la ecuación ( 3-9 ) se

determinaron los siguientes valores de los elementos que componen el filtro: 𝐿 =

330𝑢𝐻, 𝐶 = 1.3𝑢𝐹, 𝑅 = 10Ω, es de notar que esta resistencia del filtro EMI es

despreciable para la fuente por su bajo valor de impedancia.

Figura 4-8: Filtro EMI para la fuente VDD2

[Fuente: Autor]

4.2.5 Esquemáticos de los Drivers

A continuación, se muestra el diseño de los tres esquemáticos implementados en: (a) La

tarjeta del inversor de Si-MOSFET, (b) La tarjeta del Inversor de SiC-MOSFET, y (c) La

tarjeta del inversor GaN-MOSFET. En cada esquemático se muestran a los dos Drivers

que alimentan las terminales gates de los cuatro MOSFETs, que a su vez componen el

puente completo del inversor.


Para el diseño de todos los esquemáticos y de las PCBs de la presente Tesis se utilizó

como herramienta de diseño de PCBs el software libre KiCad (V4.0.7).

Figura 4-9: Esquemático de los Drivers para el inversor de puente completo

[Fuente: Autor, diseñado en el software Kicad]

(a)

(b)

(c)



Del mismo modo, en la siguiente figura se detalla cómo están distribuidos en cada tarjeta

los drivers y los circuitos que lo acompañan, como son el filtro EMI y el circuito de

Bootstrap, los cuales han sido calculados en esta sección para cada una de las tarjetas:

Figura 4-10: Distribución de los componentes en las tarjetas del Driver

[Fuente: Autor, diseñado en el software Kicad]

Los esquemáticos de todo el proyecto se presentan en el Anexo C el diseño de las

tarjetas PCB y sus archivos Gerber son guardados en el repositorio de la Tesis.


4.3 MOSFETs de potencia en el inversor

Partiendo de la selección de los transistores de potencia realizada en el Capítulo 1.

donde en la Tabla 2-4 se definieron los tres MOSFET de potencia que se pretende

implementar en los prototipos del inversor, a continuación, se procede a calcular los

parámetros necesarios para el diseño de las tarjetas PCBs.

4.3.1 Dimensionamiento de los MOSFETS

Los transistores que se desean implementar tienen características particulares en la

distribución eléctrica y mecánica de su empaquetado, a continuación, se muestra el tipo

de empaquetado para cada transistor:

Para el semiconductor de Silicio (Si) se implementará el transistor de referencia: HEXFET

Power MOSFET IRFP360N, del fabricante Vishay Intertechnology, el cual está fabricado

con un empaquetado tipo TO-247 como se muestra en la siguiente figura:

Figura 4-11: Empaquetado Si MOSFET

[Fuente: (Vishay, 2020)]

Para el semiconductor de Carburo de Silicio (SiC) se implementará el transistor de

referencia: Power MOSFET SCT2080KEC, del fabricante ROHM Semiconductor, el cual

está fabricado con un empaquetado TO-247 como lo muestra la siguiente figura:

Figura 4-12: Empaquetado SiC MOSFE

[Fuente: (ROHM Semiconductor, 2014) ]

Por último, para el semiconductor de Nitruro de Galio (GaN) se implementará el transistor

de referencia: E-HEMT Power Transistor GS66508T del fabricante GaN Systems, el cual



está fabricado con un empaquetado propio del fabricante llamado 𝐺𝑎𝑁𝑃𝑋 (𝑝𝑎𝑡𝑒𝑛𝑡𝑎𝑑𝑜) el

cual permite que el empaquetado tenga baja inductancia y resistencia térmica en un

empaque ultradelgado (Espesor 0.54mm) como la siguiente figura:

Figura 4-13: Empaquetado GaN MOSFET

[Fuente: (GaN Systems, 2020)]

Conforme a las dimensiones de los empaquetados de cada uno de los transistores se

procede a diseñar las tres PCBs, una para cada tipo de MOSFET, las cuales para el caso

de los transistores de Si y SiC se diseñarán de tipo Agujeros Pasantes (Through-Hole) y

para el caso del transistor de GaN se diseñará para montaje superficial, estas

adecuaciones mecánicas se realizarán en la PCB asegurando la posibilidad de adicionar

a cada transistor su correspondiente disipador térmico.

4.3.2 Disipadores térmicos

Uno de los parámetros a analizar es la pertinencia de implementar disipadores térmicos

para los MOSFETS, para esto se consulta la máxima potencia disipadas por cada

transistor calculada en la sección 2.7, donde se indicó en la

Tabla 2-7 que para para el transistor de Silicio su máxima potencia disipada es de 27W,

en la Tabla 2-8 para el de Carburo de Silicio su potencia máxima es de 7.23W y en la

Tabla 2-9 para el de Nitruro de Galio su máxima potencia es de 2.48W.


Para saber la máxima potencia que soporta cada MOSFET (sin o con) disipador se

utilizara la siguiente formula:

𝑃𝐷𝑖𝑠 =max( ) − 𝐴

𝑅𝜃 𝐴/𝐶

( 4-4 )

Donde:

𝑃𝐷𝑖𝑠 → Potencia disipada por efecto térmicos

𝑚𝑎𝑥 → Temperatura de Juntura Máxima

𝐴 → Temperatura ambiente

𝑅𝜃 𝐴 →Resistencia térmica entre la juntura y ambiente

𝑅𝜃 𝐶 → Resistencia térmica entre la juntura y el empaquetado del semiconductor

Ahora para realizar el cálculo a continuación se presenta una tabla que determinará la

máxima potencia que soporta cada MOSFET, tanto sin como con el disipador, de esta

tabla es de resaltar que para el transistor de GaN no se especifica el valor 𝑅𝜃 𝐴 ya que es

obligatorio el uso de disipador térmico.

Tabla 4-2: Max potencia disipada permitida en el MOSFET

Si SiC GaN

Temperatura de Juntura Máxima [°𝐶] 175 175 150

Resistencia térmica entre la

juntura y el empaquetado del

semiconductor

𝑅𝜃 𝐶[°𝐶/𝑊] 0.7 0.57 0.5

Resistencia térmica entre la

juntura y ambiente 𝑅𝜃 𝐴[°𝐶/𝑊] 40 50 NA

Max. Potencia sin disipador 𝑃𝐷𝑖𝑠,𝐴 [W] 3.75 3 NA

Max. Potencia con disipador 𝑃𝐷𝑖𝑠,𝐻𝑒𝑎𝑡𝑠𝑖𝑛𝑘 [W] 214.3 263.2 300.0

[Fuente: Autor]



En la anterior tabla se observa que sin disipador los MOSFET no soportarían la potencia

que tienen que manejar cada MOSFET para los requerimientos del prototipo, por lo que

se hace imperativo la implementación de disipadores térmicos en los tres prototipos de

inversor.

4.3.3 Prevención de efecto de autoencendido Puente completo

Como se analizó en la sección 2.5, en los transistores se puede presentar el efecto de

autoencendido a causa del capacitor parásito 𝐶𝑔𝑑 o capacitancia de Miller, este efecto

hace que se transfiera corriente proveniente del drain a la entrada gate del transistor

alterando el tiempo de encendido del MOSFET, lo que puede llegar a ocasionar un efecto

de autoencendido del MOSFET derivando en fallas de cortocircuito.

Figura 4-14: Efecto Miller en Inversor

[Fuente: Autor]

Como se observa en la Figura 4-14 en el caso de la topología del inversor de puente

completo también se puede presentar el fenómeno de autoencendido, cuando el

MOSFET superior Q1 se encienda la corriente de recuperación inversa fluirá a través del

diodo interno del MOSFET Q2 aumentando el voltaje drain-source del MOSFET Q2. Esta

corriente transitoria fluye inversamente a través de la capacitancia de Miller 𝐶𝑔𝑑

incrementando la tensión en la gate del MOSFET inferior, pudiendo llegar inclusive a

superar la tensión de umbral 𝑉𝑇𝐻 ocasionando el encendido de este MOSTET lo que

ocasionaría un corto circuito entre el MOSFET superior e inferior.


Para evitar el efecto de autoencendido se plantea implementar dos resistencias en la

gate de cada MOSFET, una para el encendido y otra para el apagado, teniendo como

restricción lo descrito en la sección 2.1 donde se explicó que cualquier resistencia en la

gate aumentará la corriente y por consiguiente el consumo de la fuente 𝑉𝑔. Tomando en

cuenta esta restricción se procede a calcular estas resistencias conforme a la nota de

aplicación del fabricante (ROHM Semiconductor, 2014)

Figura 4-15: Configuración Resistencias de Gate

[Fuente: Autor]

Donde se especifica que para el encendido del MOSFET se debe tener una resistencia

en gate 𝑅𝑔(𝑂𝑁) (entre 10Ω~20Ω) capaz proteger la fuente 𝑉𝑔 de la entrada de corrientes

que ingresan por la capacitancia parásita 𝐶𝑔𝑑, ya que la resistencia 𝑅𝑔(𝑂𝑁) ayudará a

descargar más rápido esta capacitancia; Del mismo modo se implementa un camino

diferente para que la corriente que pase por el gate en el apagado pase a través de un

diodo y una resistencia 𝑅𝑔(𝑂𝐹𝐹) que tienda a cero (entre 1Ω~2Ω ), este diodo tiene que

tener baja caída de tensión por lo que se implementará un diodo tipo Schottky (Forward

Voltage <450mV).

4.3.4 Esquemáticos de los MOSFETs

Para los MOSFETs de cada una de las tres PCBs se trazan los esquemas y son

mostrados a continuación, es de notar que los esquemáticos son iguales para las tres

tarjetas. Es de aclarar que para el GaN-MOSFET también se realizó el mismo

esquemático, pero en la generación de la PCB tuvo un tratamiento especial que se verá

más adelante en la sección 4.4.4(Caso especial para el GaN-MOSFET).



Figura 4-16: Esquemáticos de la etapa de potencia para cada inversor

a) Etapa de

potencia del

Inv-Si-MOSFET

b) Etapa de

potencia del

Inv-SiC-MOSFET

c) Etapa de

potencia del

Inv-SiC-MOSFET

[Fuente: Autor]


4.4 Fabricación de las PCBs para el Driver y MOSFETs

Con base a los esquemáticos trazados en las secciones anteriores, a continuación, se

realizan rutado en las tres placas de los inversores, para lograr el mejor resultado en

términos de eficiencia se tomarán en cuenta las recomendaciones de los fabricantes para

el trazado de cada uno de los circuitos.

4.4.1 Recomendaciones para la implementación de los Drivers

En el posicionamiento de elementos y el rutado en las placas se recomienda que para

reducir el ruido a alta frecuencia y maximizar la eficiencia, se deben seguir las siguientes

recomendaciones (Silicon Labs, s.f.):

Colocar los condensadores de desacople o de bypass lo más cerca posible a los

pines de alimentación: VDDI, VDDA Y VDDB.

Separar los planos de tierra de las señales de control y el plano de tierra de las

fuentes de alimentación.

Del mismo modo el driver se debe ubicar lo más cerca posible al MOSFET

correspondiente.

4.4.2 Recomendaciones la Implementación de los MOSFETs

De manera general para los MOSFET de Silicio y de Carburo de Silicio no se tienen que

implementar diodos de Antiparalelo ya que están embebidos en el mismo sustrato, para

el caso del MOSFET de Nitruro de Galio el fabricante especifica que el transistor tipo E-

MODE (Enhancement mode power transistor) no requiere diodo de antiparalelo ni interno

ni externo.

Por último, en las hojas de datos de los fabricantes se recomienda que para el

posicionamiento y el rutado de las tarjetas PCB se tengan presentes las siguientes

consideraciones:



Reducir la inductancia parásita producto del cableado entre los MOSFETs y el driver,

para esto se deben usar pistas delgadas y de la menor longitud en el circuito de

potencia.

Los capacitores que se implementaran en el filtro de salida se deben de ubicar lo

más cerca posible a las salidas de potencia (drain y source) del MOSFETs.

Como medida adicional para mitigar el efecto de las capacitancias parásitas sobre la

fuente gate 𝑉𝑔𝑠, se recomienda implementar un diodo y una resistencia en paralelo

entre el source y la gate de cada MOSFET.

Como última recomendación se pone a discreción del diseñador implementar

circuitos amortiguadores o ¨Snubbers¨ para reducir los picos de tensión y corriente

en la conmutación entre las salidas de drain y source. Esta consideración se

realizará según los resultados preliminares cuando se prueben cada uno de los

MOSFETs por separado.

4.4.3 Esquemáticos de las PCBs de los inversores

Con base en los esquemáticos elaborados y atendiendo las recomendaciones para el

diseño, se procede a diseñar las tres tarjetas PCB a través del editor ¨Pcbnew¨ del

software de diseño KiCad. A continuación, se presentan los diseños del circuito impreso

para cada uno de los inversores, cabe resaltar que, las tres tarjetas se diseñaron iguales

se replicó el mismo diseño para las tres, sin embargo, en el ensamblaje varían sus

componentes semiconductores. los archivos de fabricación se presentan en el Anexo C.


Figura 4-17: Capa Frontal de las tres PCBs

a) Inv-Si-MOSFET b) Inv-SiC-MOSFET c) Inv-GaN-MOSFET

[Fuente: Autor]

Figura 4-18: Capa trasera de las tres PCBs

b) Inv-Si-MOSFET b) Inv-SiC-MOSFET c) Inv-GaN-MOSFET

[Fuente: Autor]



Del mismo modo, teniendo en cuenta que el diseño de las tres tarjetas PCB es igual,

ahora se procede a describir la distribución de los MOSFETs y los drivers en cada una de

las capas de la PCB haciendo uso del diseño 3D que ofrece Kicad

Figura 4-19: Distribución de componentes en la capa delantera del PCB

[Fuente: Autor]


Figura 4-20: Distribución de componentes en la capa trasera del PCB

[Fuente: Autor]



4.4.4 Caso especial para el GaN-MOSFET

Para poder implementar el GaN-MOSFET a la PCB del inversor hubo que diseñar una

tarjeta independiente para cada uno de estos transistores debido a su tipo de

empaquetado, como se mostro en la Figura 4 13. Este empaquetado es mas delgado que

los otros MOSFETs y sus pads de coneccion estan ubicados por debajo del chip, por lo

que para el rutado y posicionamiento se toman las recomendaciones de la ficha técnica

del fabricante, quien indica que a partir de la Figura 4-2 se recomienda:

(1) Evitar ubicar planos o vias bajo el área señalada

(2) Rutar uno o los dos terminales de gate

(3) Para mantener la ¨ultra baja impedancia¨ que tiene el empaquetado se recomienda

en la terminal de source implementar conecciones de Kelvin (Kelvin connection)

haciendo contacto léctrico con un punto de referencia mas grande para reducir la

impedancia a traves de varios agujeros pasantes.

Figura 4-21: Ruteo sugerido para el GaN-MOSFET

[Fuente: Gan Systems (GaN Systems, 2020)]

Para estandarizar la fabricación de las PCBs de los inversores, en las tres tarjetas se

diseñaron los terminales de los MOSFETs para un empaquetado tipo TO-247 con pads

de agujero pasante (Through-hold) con la misma dstribucion de pines (1. Gate, 2. Drain,

3. Source).

Ahora, para poder implementar los GaN-MOSFET en las tarjetas del inversor se

diseñaron unas pequeñas PCB para cada transistor que permitiera mayor facilidad en la


soldadura y así mismo poder ensamblar en la PCB cada transistor de forma modular,

estas PCBs tienen en una cara la conección de los pads recomendad por el fabricante y

ademas cuenta con conecciones through-hold para empaquetado TO-247 para ser

soldada a la PCB del inversor. Para mayor claridad a continuación se muestra: El

esquematico, el layout de ambas caras de esta PCB, su diseño 3D y la imagen de las

PCBs fabricadas:

Figura 4-22: Diseño y fabricación de la PCB GaN-MOSFET

[Fuente: Autor]

Por último, en la Figura 4-23 se muestar como los GaN-MOSFETs son ensamblados en

las PCBs fabricadas:



Figura 4-23: Ensamble de PCB y GaN-MOSFET

(Ned Moham, 2009)

[Fuente: Foto tomada por Autor]

4.4.5 PCBs de los Inversores fabricados

En esta sección se muestran las imágenes de cada uno de los inversores fabricados y

con la totalidad de componentes ensamblados. Del mismo modo, se señala la ubicación

de componentes como: drivers, conectores, señales de salida, filtros EMI y los MOSFETs

(Q1, Q2, Q3 y Q4).

La tarjeta mostrada en las Figura 4-24 y Figura 4-25, corresponde al Inv-Si-MOSFET

con la totalidad de los elementos que la componen, la tarjeta está montada sobre una

placa de cobre que es el disipador térmico donde están fijados mecánicamente los cuatro

Si-MOSFETS y además sirve de soporte mecánico.

Figura 4-24: PCB del Inv-Si-MOSFET


[Fuente:Foto tomada por Autor]

Figura 4-25: Componentes en el Inv-Si-MOSFET


La tarjeta mostrada en la Figura 4-26 y la Figura 4-27, corresponde al Inv-SiC-MOSFET,

para esta tarjeta se utiliza un disipador de cobre que está fijado mecánicamente a los

cuatro SiC-MOSFETS y es refrigerada por un ventilador de 12V/0.2A:

Figura 4-26: PCB del Inv-SiC-MOSFET




Figura 4-27: Componentes en el Inv-SiC-MOSFET


La tarjeta mostrada en la Figura 4-28 y la Figura 4 29 corresponde al Inv-GaN-MOSFET,

para esta tarjeta se utiliza un conjunto de disipador/ventilador usado comúnmente para

refrigerar tarjetas de PC que hace contacto térmico con los cuatro GaN-MOSFETS, es de

resaltar que esta tarjeta fue fabricada dos veces, ya que la primera sufrió daños por las

diferentes pruebas realizadas, adicionalmente se muestra la forma en que se montaron

las PCBs individuales de los GaN-MOSFET.


Figura 4-28: PCB del Inv-GaN-MOSFET


Figura 4-29: Componentes en el Inv-GaN-MOSFET




4.5 Verificación del Diseño

4.5.1 Verificación funcionamiento del Driver

Una vez diseñadas y fabricadas las PCB del inversor se procede a verificar cada salida

del driver por separado través del circuito de prueba mostrado a continuación:

Figura 4-30: Circuito prueba de la salida superior del Driver

[Fuente: Autor]

Ya que las dos salidas superiores de los drivers mostrados en Figura 4-9 se encuentran

con su conexión a tierra flotada, para tomar la muestra de sus salidas se implementó el

circuito de prueba mostrado en la Figura 4-30, allí las sondas del osciloscopio están

resaltadas en rojo. Como ejemplo de estas pruebas a continuación, en la Figura 4-31, se

muestran las señales resultantes de probar las salidas del driver izquierdo (VOA1, VOB1)

y las salidas del driver derecho (VOA2, VOB2) implementados en el esquemático de la

Figura 4-9, para estas pruebas la fuente de VDD2 tiene una tensión de 18V la cual

alimenta a su vez las entradas VDDA y VDDB, así mismo la frecuencia de conmutación

de la señal SPWM es de 60kHz:


Figura 4-31: Señales de salida de los drivers del Inversor

[Fuente: Autor]

Una vez comprobado el funcionamiento de los drivers, en la siguiente sección se

mostrarán las señales de tensión entre drain-source (𝑉𝑑𝑠_𝑄[𝑛]) resultantes de conmutación

de los cuatro MOSFET que componen cada inversor, de los tres prototipos que se

analizan en la presente Tesis. Del mismo modo se planteará una alternativa para evitar

que estos picos de tensión sobrepasen los valores drain-source permitidos por cada

MOSFET.



4.5.2 Verificación Funcionalidad del Si-MOSFET

Estas pruebas se realizaron bajo los siguientes parámetros:

𝐷𝐶_𝐵𝑈𝑆 =20V, 𝐹𝑠𝑤 = 40.1𝑘𝐻𝑧 y son mostradas a continuación

Figura 4-32: Conmutación conjunta de los Si- MOSFET del inversor

[Fuente: Autor]

En la Figura 4-32 se observa que todos los MOSFET presentan grandes picos de

tensión y de corriente, con amplitudes de tensión mayores a tres veces su tensión de

alimentación, afectando los transistores en el caso de sobrepasar el voltaje máximo que

soportan los MOSFET entre su drain source, por esta razón se deben implementar

circuitos Snubbers que reduzcan los picos de tensión en el encendido del MOSFET.


4.5.3 Funcionalidad del SiC-MOSFET

Para la prueba de los cuatro MOSFET de Carburo de Silicio se configuraron los

siguientes parámetros: 𝐷𝐶_𝐵𝑈𝑆 =30V, 𝐹𝑠𝑤 = 60.3𝑘𝐻𝑧 y los cuales son mostrados en la

Figura 4-33, donde la señal en rojo es la muestra es la tensión drain-source (𝑉𝑑𝑠_𝑄[𝑛]) de

cada uno de los cuatro MOSFETs que componen el inversor de SiC .

Figura 4-33: Conmutación conjunta de los SiC- MOSFET del inversor

[Fuente: Autor]

En la Figura 4-33 se observa que en la conmutación de los MOSFET que componen el

inversor (𝑄1, 𝑄2, 𝑄3, 𝑄4) no se presenta ningún pico de tensión que vaya a perturbar la

señal de salida ni afectar el MOSFET al momento de subir la tensión, por lo que a los

transistores no es necesario implementar un circuito de amortiguación.



4.5.4 Funcionalidad del GaN-MOSFET

Para la prueba de los cuatro MOSFET de Nitruro de Galio se configuraron con los

siguientes parámetros: 𝐷𝐶_𝐵𝑈𝑆 =40V, 𝐹𝑠𝑤 = 100.1𝑘𝐻𝑧 , donde la señal en rojo es la

muestra es la tensión drain-source (𝑉𝑑𝑠_𝑄[𝑛]) de cada uno de los cuatro MOSFETs que

componen el inversor de SiC .

Figura 4-34: Conmutación conjunta de los GaN-MOSFET del inversor

[Fuente: Autor]

En la Figura 4-34 se observa que todos los MOSFET presentan grandes picos de

tensión y de corriente, con amplitudes de tensión mayores a su tensión de alimentación,

afectando los transistores en el caso de subir en tensión debido que se puede

sobrepasar el voltaje máximo que soportan los MOSFET entre su drain-source, por esta

razón al igual que para los transistores de silicio, se deben implementar circuitos

Snubbers que reduzcan los picos de tensión en el encendido de cada MOSFET.

En las pruebas realizadas a las tarjetas de Inv-Si-MOSFET (Figura 4-34) e Inv-GaN-

MOSFET (Figura 4-32) se visualizaron efectos de sobretensiones a las salidas drain-

source de todos los transistores, para mitigar este efecto en la próxima sección (4.6) se


presentará un circuito llamado Snubber que permite mitigar estos efectos en la

conmutación de los MOSFETs.

4.6 Circuitos de tipo Snubbers

El principal objetivo de los circuitos amortiguados, o también llamado en ingles Snubbers,

es reducir tres efectos que se producen a las salidas drain-source del MOSFET en cada

periodo de conmutación (Ned Moham, 2009):

1. El primero la potencia disipada por el MOSFET en el proceso de apagado a causa

del cruce simultaneo entre sus señales de tensión 𝑉𝑑𝑠 y de corriente 𝐼𝑑.

2. El segundo es la sobre tensión que se genera en la conmutación del MOSFET en

el proceso de apagado, por efecto de las inductancias parasitas.

3. El tercero es un sobre pico de corriente generado en la conmutación del MOSFET

en el proceso de encendido.

Estos tres efectos son mostrados en la Figura 4-35, (tomada de (Ned Moham, 2009) en

su capítulo 27 sección 27.4), del mismo modo a continuación se describe el efecto que se

desea mitigar en el proceso de apagado y de encendido del MOSFET:

Figura 4-35: Señales de tensión y corriente en la conmutación del MOSFET

[Fuente: Ned Moham (Ned Moham, 2009))

En el proceso de Apagado (OFF) del MOSFET:

𝑡0→ La tensión 𝑉𝑑𝑠 inicia a subir, mientras que su corriente 𝐼𝑑 permanece igual.



𝑡1→ La corriente 𝐼𝑑 inicia a disminuir con una pendiente 𝑑𝑖 𝑑𝑡⁄ negativa, está

pendiente está dada por las propiedades eléctricas propias de cada MOSFET, En

este instante se produce una sobre tensión, y esto se presenta a causa de las

inductancias parasitas de todo el circuito.

𝑡3→ La corriente 𝐼𝑑 llega a cero y el voltaje en el transistor 𝑉𝑑𝑠 (voltaje drain-source)

llega a su valor de estado estable 𝑉𝑑.

En el proceso de encendido (ON) del MOSFET:

𝑡4→ La corriente 𝐼𝑑 empieza a subir con una pendiente di/dt positiva tanto por

propiedades eléctricas del transistor como por la presencia del amortiguador.

𝑡5→ El voltaje 𝑉𝑑𝑠 inicia a descender casi a cero, y en ese momento la corriente del

transistor 𝐼𝑑 presenta un pico máximo mayor a 𝐼0. La velocidad de bajada de la

tensión 𝑉𝑑𝑠 es exclusiva de las propiedades eléctricas del transistor la cual

normalmente cuenta una alta pendiente 𝑑𝑣 𝑑𝑡⁄ negativa.

Para mitigar los anteriores efectos en la conmutación del MOSFET, se implementarán al

prototipo de cada inversor tres tipos de circuitos tipo Snubbers, los cuales son:

Snubber de apagado, compuesto por el capacitor 𝐶𝑠𝑛 , la resistencia 𝑅𝑠𝑛 y el diodo𝐷𝑠.

Snubber de sobretensión, compuesto por el capacitor 𝐶𝑠𝑜𝑏𝑟𝑒 y la resistencia 𝑅𝑠.

Snubber de encendido, compuesto por la resistencia 𝑅𝑠, la inductancia 𝐿𝑠 y el diodo𝐷 𝑠.

Estos tres circuitos Snubber se implementan de forma simultánea en el medio puente del

inversor, y en la Figura 4 36 se muestra el esquemático del circuito que se implementará

en el prototipo, este tipo de Snubber es tomado del circuito propuesto en (Ned Moham,

2009) sección 27.8, principalmente para reducir la pendiente 𝑑𝑣 𝑑𝑡⁄ y la sobre tensión en

el periodo de apagado del MOSFET:


Figura 4-36: Circuito Amortiguador para medio puente del inversor

[Fuente: Autor]

La decisión de implementar en el inversor estos circuitos tipo Snubber, se toma con base

a las señales de tensión 𝑉𝑑𝑠 resultantes de las pruebas a cada MOSFET mostradas en la

anterior sección , donde se mostró que los MOSFET de los semiconductores de Silicio

(Figura 4-32) y de Nitruro de Galio (Figura 4-34) presentaban grandes sobretensiones en

su señal 𝑉𝑑𝑠 , y de presentarse esta sobretensión a alto voltaje se podría sobrepasar los

límites de drain-source soportables por los MOSFET, por lo que se hace necesario la

implementación de estos circuitos Snubbers a los MOSFET de los semiconductores de Si

y GaN.

Para cada inversor se tienen que acondicionar dos de los Snubbers mostrado en la

Figura 4 36, es decir, uno a cada circuito de medio puente. Ahora, para realizar su

cálculo a continuación se presenta un listado de pasos para definir el valor de cada

elemento que compone el Snubber mostrado:

1. Definir los requerimientos eléctricos que va a manejar cada MOSFET, como son:

a. La corriente de drain 𝐼𝐷[𝑄] que a su vez será la corriente de salida del puente.

b. La tensión drain-source 𝑉𝑑𝑠[𝑄] que a su vez será la tensión de salida del puente.

c. La frecuencia de conmutación 𝐹𝑠𝑤 con la que va a trabajar el MOSFET.

2. Para cada MOSFET se debe medir el tiempo de apagado de su señal de corriente y a

este tiempo se le denominará 𝑡𝑓.



3. Calcular los elementos del circuito amortiguador de apagado, el cual está compuesto

por:

a. El condensador 𝐶𝑠𝑛 , el cual limita la potencia disipada por el MOSFET en el

proceso de apagado

b. La resistencia 𝑅𝑠𝑛, la cual disipará la energía almacenada en el condensador

𝐶𝑠𝑛,

Como los tiempos de carga y descarga del circuito amortiguador de apagado están

dados por la ecuación:

𝜏 = 𝑅𝑠𝑛 · 𝐶𝑠𝑛 ( 4-5 )

Además, como parámetro de diseño, para asegurar la descarga del condensador

𝐶𝑠𝑛 a través de la resistencia 𝑅𝑠𝑛,se establece que el tiempo mínimo en estado de

encendido del MOSFET debe ser mayor que:

𝑡𝑂𝑁(𝑚𝑖𝑛) > 2.3 · 𝜏 ( 4-6 )

4. Calcular los parámetros del circuito amortiguador de sobretensión, el cual está

compuesto por:

a. El condensador 𝐶𝑠𝑜𝑏𝑟𝑒 el cual limita el pico de tensión en el encendido del

MOSFET

b. La resistencia 𝑅𝑠𝑜𝑏𝑟𝑒 la cual disipará la energía almacenada en el

condensador 𝐶𝑠𝑜𝑏𝑟𝑒. Como parámetro de diseño se toma 𝑅𝑠𝑜𝑏𝑟𝑒 = 𝑅𝑠

Del mismo modo, se debe asegurar que el tiempo de descarga 𝜏 del

condensador 𝐶𝑠𝑜𝑏𝑟𝑒 sea menor al periodo de encendido del MOSFET.

5. Calcular los parámetros del circuito amortiguador de encendido, el cual está

compuesto por la inductancia 𝐿𝑠 y la resistencia 𝑅𝑠, Tomando en cuenta que su

periodo de carga es: 𝜏 =𝐿𝑠

𝑅𝐿𝑠,

Se deben calcular los valores conforme a la restricción de tiempo, donde el periodo

de apagado del MOSFET debe ser mayor a:

𝑡𝑂𝐹𝐹(𝑚𝑖𝑛) > 2.3 · 𝜏


A continuación, se presentarán los cálculos realizados para definir cada uno de los

elementos que componen los Snubbers, tanto para el inversor de Si-MOSFET como para

el inversor de GaN-MOSFET.

Paso 1.

Los requerimientos eléctricos que va a manejar cada MOSFET son:

La corriente de salida 𝐼𝐷[𝑄] = 4𝐴, y La tensión drain-source 𝑉𝑑𝑠[𝑄] = 170𝑉𝑑𝑐.

Es de resaltar que las frecuencias seleccionadas para el diseño fueron: 𝐹𝑠𝑤: 40𝑘𝐻𝑧 para

los Si-MOSFET, y 𝐹𝑠𝑤: 100𝑘𝐻𝑧 para los GaN-MOSFET, estas frecuencias se

seleccionaron con base a la Figura 2.11, la cual muestra que al conmutar a una

frecuencia de 40kHz el Si-MOSFET se tiene una pérdida de potencia igual a 8.32W la

cual es la pérdida más baja de este MOSFET entre las bandas de frecuencias que se van

a conmutar. Del mismo modo en esta Figura 2.11 se muestra que al conmutar a una

frecuencia de 100kHz el GaN-MOSFET se tiene una pérdida de potencia igual a 1.7W la

cual está dentro del promedio de las pérdidas que experimentará este MOSFET dentro

de las bandas de frecuencias que se van a probar.

Paso 2.

De manera práctica a través del osciloscopio, se miden los tiempos de apagado de la

señal de corriente 𝐼𝑑, es decir, el tiempo que demora la señal de corriente de pasar de un

nivel alto a cero de cada MOSFET y a este tiempo se le denominará 𝑡𝑓:

Tabla 4-3: Tiempo apagado de la corriente 𝐼𝑑.

Tipo

MOSFET

Tiempo

apagado

de 𝐼𝑑[𝑂𝐹𝐹]

𝑄1 𝑄2 𝑄3 𝑄4

𝑆𝑖 → 𝑡𝑓 55ns 65ns 50ns 59ns

𝐺𝑎𝑁 → 𝑡𝑓 4ns 5ns 4.5ns 6ns

[Fuente: Autor]



Paso 3.

Para calcular los elementos del circuito amortiguador de apagado, primero se realiza el

cálculo del condensador 𝐶𝑠𝑛 para cada MOSFET haciendo uso de la siguiente formula

(Ned Moham, 2009):

𝐶𝑠𝑛 =𝐼𝑑 · 𝑡𝑓

2 · 𝑉𝑑𝑠

( 4-7 ) Con base a la anterior formula, en Tabla 4-4: Valores del capacitor Csn del Snubber

se muestran los cálculos resultantes del capacitor 𝐶𝑠𝑛 en la columna (Calc.) para cada

MOSFET, y para poder implementarlos se presentan en la columna (Selec.) los valores

más cercanos a los capacitores comerciales.

Tabla 4-4: Valores del capacitor Csn del Snubber

Tipo

MOSFET

Cap.

Snubber

Apagado

𝑸𝟏 𝑸𝟐 𝑸𝟑 𝑸𝟒

Calc. Selec. Calc. Selec. Calc. Selec. Calc. Selec.

𝑺𝒊 → 𝑪𝒔𝒏 647 pF 680 pF 764 pF 750 pF 588 pF 560 pF 694 pF 680 pF

𝑮𝒂𝑵 → 𝑪𝒔𝒏 47pF 47 pF 59 pF 56 pF 52 pF 56 pF 35 pF 39 pF

[Fuente: Autor]

Ahora se procede a calcular la resistencia 𝑅𝑠𝑛, para lo cual se requiere tomar las medidas

de forma práctica de: el tiempo mínimo en encendido y el tiempo mínimo en apagado de

cada MOSFET, estas medidas se muestran a continuación:

Tabla 4-5: Tiempos mínimos de ON y OFF del MOSFET

Tipo

MOSFET

Capacitor

Snubber

Apagado

𝑸𝟏 𝑸𝟐 𝑸𝟑 𝑸𝟒

𝑺𝒊 → 𝑻(𝑶𝑵),𝒎𝒊𝒏 700ns 1us 2us 1.2us

𝑻(𝑶𝑭𝑭),𝒎𝒊𝒏 1.2us 1us 800ns 1us

𝑮𝒂𝑵 → 𝑻(𝑶𝑵),𝒎𝒊𝒏 200ns 50ns 60ns 400ns

𝑻(𝑶𝑭𝑭),𝒎𝒊𝒏 50ns 400ns 400ns 100ns

[Fuente: Autor]


Luego se procede a calcular la resistencia 𝑅𝑠𝑛 con base a la restricción de la ecuación (

4-8 ), de donde se despeja y se calcula la resistencia 𝑅𝑠𝑛 ya que son conocidos los

valores de la capacitancia 𝐶𝑠𝑛 y del tiempo mínimo 𝑡𝑂𝑁(𝑚𝑖𝑛), los resultados se presentan a

continuación.

𝑡𝑂𝑁(𝑚𝑖𝑛) > 2.3 · 𝜏 ( 4-8 )

𝑡𝑂𝑁(𝑚𝑖𝑛) > 2.3 · 𝑅𝑠𝑛 · 𝐶𝑠𝑛

→𝑅𝑠𝑛 <𝑡𝑂𝑁(𝑚𝑖𝑛)

2.3·𝐶𝑠𝑛

Tabla 4-6: Valor máximo de la resistencia Rsn del Snubber

Tipo

MOSFET

Resistencia

Snubber

Apagado

𝑸𝟏 𝑸𝟐 𝑸𝟑 𝑸𝟒

𝑺𝒊 → 𝑹𝒔𝒏 < 470 Ω 570 Ω 1 kΩ 751 Ω

𝑮𝒂𝑵 → 𝑹𝒔𝒏 < 1.8 kΩ 370 Ω 493 Ω 4.9 kΩ

[Fuente: Autor]

Como parámetro adicional de diseño se toma que la corriente con la que se descarga el

capacitor debe ser máximo el 20% de la corriente que pasa por drain 𝐼𝑑 (Ned Moham,

2009), por lo que se plantea la ecuación ( 4-9 ), y del mismo modo se despeja el valor de

la resistencia 𝑅𝑠𝑛 de la siguiente manera:

𝑉𝑑𝑠𝑅𝑠𝑛

< 0.2 · 𝐼𝑑 ( 4-9 )

→𝑅𝑠𝑛 >𝑉𝑑𝑠

𝐼𝑑· 5 ( 4-10 )

Obteniendo que todas resistencias 𝑅𝑠𝑛 se seleccionará a partir de un valor

mínimo de:

𝑅𝑠𝑛 >170𝑉

4𝐴· 5

→ 𝑅𝑠𝑛 > 213Ω

Teniendo en cuenta las anteriores consideraciones se seleccionaron los

siguientes valores para la resistencia 𝑅𝑠𝑛:



Tabla 4-7:Valor final de Rsn del Snubber

Tipo

MOSFET

Resistencia

Snubber

Apagado

𝑸𝟏 𝑸𝟐 𝑸𝟑 𝑸𝟒

𝑺𝒊 → 𝑹𝒔𝒏 470 Ω 470 Ω 470 Ω 470 Ω

𝑮𝒂𝑵 → 𝑹𝒔𝒏 240 kΩ 240 Ω 240 Ω 240 kΩ

[Fuente: Autor]

Paso 4.

Como se indicó anteriormente, el circuito amortiguador de sobretensión está compuesto

por el condensador 𝐶𝑠𝑜𝑏𝑟𝑒, el cual limita el pico de tensión en el encendido del MOSFET,

y la resistencia 𝑅𝑠𝑜𝑏𝑟𝑒 que a su vez disipará la energía almacenada en el condensador

𝐶𝑠𝑜𝑏𝑟𝑒. Por lo que se parte del cálculo del condensador a través de la siguiente ecuación:

𝐶𝑠𝑜𝑏𝑟𝑒 =100 · 𝑘 · 𝐼𝑑 · 𝑡𝑓

𝑉𝑑𝑠

( 4-11 )

Donde además de los parámetros ya conocidos se presenta la variable k, que es el valor

de la tensión pico 𝑉𝑑 sobre su tensión nominal 𝑉𝑑𝑠, la cual se presenta como

sobretensión en el apagado del MOSFET:

𝑘 =𝑉𝑑𝑉𝑑𝑠

( 4-12 )

A partir de la figura Figura 4-32 para el Si-MOSFET y la Figura 4-34 para el GaN-

MOSFET, mostradas en la sección 3.2, se determinaron los parámetros k que a

continuación se presentan:

Tabla 4-8: Parámetros de sobretensión

Tipo

MOSFET

Parámetro

sobretensión 𝑸𝟏 𝑸𝟐 𝑸𝟑 𝑸𝟒

𝑺𝒊 → 𝒌 1.75 3.5 1.7 5

𝑮𝒂𝑵 → 𝒌 2 2.5 2 2

[Fuente: Autor]


Una vez definidos los valores de k se utiliza la ecuación ( 4-11 ) para calcular los valores

de la capacitancia 𝐶𝑠𝑜𝑏𝑟𝑒. Como condición adicional se debe asegurar que el tiempo de

descarga 𝜏 del condensador 𝐶𝑠𝑜𝑏𝑟𝑒 sea menor al periodo de encendido del MOSFET y

con base a esta condición se seleccionarán cada una de las resistencias 𝑹(𝒔𝒐𝒃𝒓𝒆).

Teniendo en cuenta las anteriores consideraciones a continuación en la Tabla 4-9 se

presentan los posibles valores para 𝐶(𝑠𝑜𝑏𝑟𝑒) y 𝑅(𝑠𝑜𝑏𝑟𝑒) de cada MOSFET. Y del mismo

modo como se realizó para el parámetro 𝐶𝑠𝑛 los valores calculados se presentan en la

columna (Calc.), y para su implementación estos valores se ajustaron valores

comerciales definidos en la columna (Selec.):

Tabla 4-9: Calculo Csobre y Rsobre del Snubber Sobretensión

Tipo

MOSFET

Snubber

Sobre -

tensión

𝑸𝟏 𝑸𝟐 𝑸𝟑 𝑸𝟒

Calc. Selec. Calc. Selec. Calc. Selec. Calc. Selec.

𝑺𝒊 𝑪(𝒔𝒐𝒓𝒆) 226 𝐩𝐅 220 𝐩𝐅 535 𝐩𝐅 560 𝐩𝐅 206 𝐩𝐅 220 𝐩𝐅 694 𝐩𝐅 680 𝐩𝐅

𝑹(𝒔𝒐𝒃𝒓𝒆) N. A 2.7Ω N. A 1.8 Ω N. A 8.2 Ω N. A 1.8 Ω

𝑮𝒂𝑵 𝑪(𝒔𝒐𝒃𝒓𝒆) 𝟏𝟗 𝐩𝐅 22 𝐩𝐅 29 𝐩𝐅 33 𝐩𝐅 21 𝐩𝐅 22 𝐩𝐅 28 𝐩𝐅 33 𝐩𝐅

𝑹(𝒔𝒐𝒃𝒓𝒆) N. A 8.2 Ω N. A 1.2 Ω N. A 2.7 Ω N. A 12 Ω

[Fuente: Autor]

Como se muestra en el circuito amortiguador de medio puente de la Figura 4.36 el

circuito cuenta solo con un capacitor 𝐶(𝑠𝑜𝑏𝑟𝑒) y una resistencia 𝑅(𝑠𝑜𝑏𝑟𝑒) en cada medio

puente. Ahora de los valores mostrados en la Tabla 4-9, para cada pareja de MOSFET

que componen el medio puente (𝑄1, 𝑄2. y 𝑄3, 𝑄4.) se seleccionará la pareja de 𝐶(𝑠𝑜𝑏𝑟𝑒) y

𝑅(𝑠𝑜𝑏𝑟𝑒) con el valor de ¨𝝉¨ más pequeño, estos valores se encuentran resaltados en

negrilla en esta tabla.

Paso 5.

Se procede a calcular los parámetros del circuito amortiguador de encendido, el cual está

compuesto por la inductancia 𝐿𝑠 y la resistencia 𝑅𝑠. En el caso práctico para el circuito

amortiguador planteado en la Figura 4-36, se considera que la resistencia 𝑅𝑠 será la

misma resistencia 𝑅𝑠𝑜𝑏𝑟𝑒 de sobretensión, por lo que el cálculo de la inductancia 𝐿𝑠 se

realizará con base a la restricción de su periodo de carga:



𝜏 =𝐿𝑠𝑅𝑠

( 4-13 )

Donde el periodo de apagado del MOSFET debe ser mayor a:

𝑡𝑂𝐹𝐹(𝑚𝑖𝑛) > 2.3 · 𝜏

( 4-14 )

𝑡𝑂𝐹𝐹(𝑚𝑖𝑛) > 2.3 ·𝐿𝑠𝑅𝑠

𝐿𝑠 <𝑡𝑂𝐹𝐹(𝑚𝑖𝑛) · 𝑅𝑠

2.3

( 4-15 )

A continuación, se presentan los valores de la inductancia ¨𝐿𝑠¨ calculados para cada

Snubber:

Tabla 4-10: Selección del inductor ¨Ls¨ del Snubber de Apagado

Tipo

MOSFET

Inductor Snubber

Apagado

Pareja

𝑸𝟏 - 𝑸𝟐

Pareja

𝑸𝟑 - 𝑸𝟒

𝑺𝒊 → 𝐿𝑠 1.4uH 783nH

𝑮𝒂𝑵 → 𝐿𝑠 209uH 470uH

[Fuente: Autor]

Finalmente, se muestran las señales de tensión 𝑉𝑑𝑠 resultantes luego de implementar

cada uno de los Snubbers calculados en esta sección:

Para los SI-MOSFET con el circuito de Snubbers, en la Figura 4-37 se muestran las

señales de tensión 𝑉𝑑𝑠 a las salidas de los MOSFET 𝑄1, 𝑄2, 𝑄3, 𝑄4, demostrando que al

implementar los circuitos Snubbers se suprimen los picos de voltaje que se presentaban

en las señales de tensión 𝑉𝑑𝑠 de la Figura 4-32: Conmutación conjunta de los Si-

MOSFET del inversor.


Figura 4-37: Señal Vds del Si-MOSFET con Snubber

[Fuente: Autor, Tomada del Osciloscopio de Pruebas]

Del mismo modo para los GaN-MOSFET con Snubbers, en la Figura 4-38 se muestran

las señales de tensión de tensión 𝑉𝑑𝑠 a las salidas del MOSFET 𝑄1, 𝑄2, 𝑄3, 𝑄4 con bajos

sobrevoltajes, comparadas con las señales de tensión 𝑉𝑑𝑠 de los mismos MOSFET sin

Snubbers presentados en la Figura 4-34. Adicionalmente en la primera imagen de la

siguiente Figura 4-38 también se presenta la señal de corriente de 𝐼𝑑 a la salida de

MOSFET 𝑄1 la cual muestra el comportamiento de la corriente en la conmutación.

Figura 4-38: Señal Vds. del GaN-MOSFET con Snubber

[Fuente: Autor, Tomada del Osciloscopio de Pruebas]



4.6.1 Esquemáticos de los Snubbers

Para los dos Drivers que se implementarán en cada PCB de los inversores: (a) Inv-Si-

MOSFET y (b) Inv-GaN-MOSFET, se procede a trazar sus esquemáticos los cuales son

mostrados a continuación.

Figura 4-39: Esquemáticos de los Snubbers

a) Esquemático del Snubber para Inv-Si-MOSFET

b) Esquemático del Snubber para Inv-GaN-MOSFET

[Fuente: Autor]


4.6.2 PCBs de los Snubbers

Con base a los esquemáticos trazados en la Figura 4-39, ahora se realiza el rutado de

las dos PCBs de los Snubber y en la Figura 4-40 se presenta el diseño para una tarjeta,

debido a que son dos PCBs iguales se replica el mismo diseño para la otra tarjeta.

Figura 4-40: Layout de la PCB del Snubber

a) Layout de la capa frontal (Front) del Snubber

b) Layout de la capa trasera (Bottom) del Snubber

[Fuente: Autor]

Una vez realizado el rutado en las tarjetas de los Snubber se procede a la fabricación de

las PCBs, es de notar que para aprovechar las dimensiones de la placa y tener reservas

de esta PCB se fabricaron tres tarjetas, como se muestra en las siguientes figuras:



Figura 4-41: PCBs de los Snubbers fabricadas

a) Cara frontal (Front) de las PCBs del Snubber


b) Cara trasera (Bottom) de las PCBs del Snubber


Por último, se procede a ensamblar los componentes seleccionados para cada Snubber

como se observa en las fotos (a) y (b) de la Figura 4-42. Una vez ensamblada cada

tarjeta de Snubber se conecta con la PCB de los inversores como se observa en las fotos

(b-c) y (e-f) de la Figura 4-42:


Figura 4-42: Ensamble y montaje del Snubber sobre los inversores

a) Snubber para el Inv-Si-MOSFET

b) Snubber con Inv-Si-MOSFET

c) Snubber con Inv-Si-MOSFET

d) Snubber para el Inv-GaN-MOSFET

e) Snubber con Inv-GaN-MOSFET

f) Snubber con Inv-GaN-MOSFET

[Fuente: Fotos tomadas por Autor]



4.7 Fabricación del Filtro de salida

En esta sección se describe el proceso de fabricación del filtro diseñado en la sección

3.7, el cual se implementará a la salida de cada uno de los inversores. Partiendo del

diseño del Filtro LCL definido en la sección 3.7.3, mostrado en la siguiente figura:

Figura 4-43: Filtro de Salida del Inversor

Para este filtro, en la sección 3.7.4 se definieron los siguientes valores de sus

componentes:

- Inductancia: 𝐿 = 532𝜇𝐻

𝐿/2 = 266𝜇𝐻

- Capacitancia: 𝐶 = 1𝜇𝐹

Luego en la sección 3.7.5 se definieron los siguientes parámetros de fabricación del

inductor:

Tabla 4-11: Parámetros de Fabricación del Inductor

PARÁMETRO VALOR

Inductancia 266μH

Material del núcleo Ferrita material 77

Tipo de núcleo EE

Referencia del núcleo EA-77-625

Número de vueltas del devanado 27 vueltas

Calibre del alambre del devanado AWG 16

Longitud del entrehierro 0.155mm

[Fuente: Autor]


Una vez definidos los parámetros del inductor se procede a la fabricación de las dos

bobinas del filtro LCL (Figura 4-43), construida cada una con un núcleo EA-77-625 y

utilizando un alambre de cobre esmaltado de calibre 16AWG, como se muestra en las

siguientes figuras:

Figura 4-44: Fabricación del Inductor


Adicionalmente, para la implementación del capacitor en filtro LCL mostrado en la Figura

4-43 de valor 1μF, se utilizó un capacitor de supresión de interferencia (Interference

suppression film capacitor), el cual permite reducir sus emisiones e incrementar la

inmunidad a la interferencia electromagnética (VISHAY INTERTECHNOLOGY, 2013),

este elemento se muestra en la siguiente figura:



Figura 4-45: Capacitor en el filtro de salida

a) Vista Superior del Capacitor

c) Vista Costado del Capacitor


Finalmente, con la construcción de las dos bobinas y la selección del capacitor se

procede a ensamblar el filtro LCL, adicionando dos conectores machos tipo banana que

conectan el filtro con la salida del puente completo Vo(+) y Vo(-) de la PCB del inversor, y

un conector dual que conecta el filtro a la carga, como se expone en las siguientes tres

imágenes :

Figura 4-46: Implementación del Filtro de salida del Inversor

a) Vista lateral del filtro



b) Vista superior del filtro


c) Vista Frontal del Flitro


5. Pruebas y resultados

Con el objetivo de validar los tres inversores diseñados en el capítulo 3 y fabricados en el

capítulo 4; en la presente sección se mostrarán los resultados obtenidos a través de las

pruebas de laboratorio realizadas a cada uno de los tres prototipos de Inversor

construidos, para luego contrastar los resultados de potencia y eficiencia de cada

inversor según el tipo material semiconductor utilizado. Las pruebas se realizaron en los

laboratorios de Electrónica de Potencia de la Universidad Nacional de Colombia sede

Bogotá (Laboratorio 104 - Edificio 401),

A continuación, se muestra un diagrama de bloques que describe como se realizaron las

conexiones de fuentes de alimentación, señales de salida y equipos de medición, a cada

uno de los inversores:

Figura 5-1: Diagrama de Pruebas para el inversor

[Fuente: Autor]

Capítulo 5. Pruebas y resultados 153

El anterior diagrama muestra que el inversor tiene como entradas:

Las señales de SPWM y 𝑆𝑃𝑊𝑀 provenientes del MCU

La alimentación de la etapa de control a través de la fuente DC que alimenta la

entrada de señal de los drivers.

La alimentación de la etapa de potencia a través de la Fuente DC que alimenta el

BUS-DC de la tarjeta.

Así mismo, el inversor tiene a su salida:

La señal resultante del inversor de puente completo que va hacia un filtro pasa

bajos - LC, seguido de una carga resistiva.

Conforme al diagrama de la Figura 5-1, para estas pruebas se utilizaron los siguientes

equipos de medición y fuentes de alimentación:

Tabla 5-1: Equipos Laboratorio

EQUIPO REFERENCIA FABRICANTE

Fuente de alimentación de tres salidas (Triple channel DC power supply)

2231A-30-3 KEITHLEY

Variador de tensión AC (Variac) 3.5A/980VA TYP1020 STACO ENERGY

PRODUCTS CO.

multímetro Digital (True RMS Multimeter)

Fluke179 FLUKE

Analizador de Armónicos (Power Harmonics Analyzer)

Model 41B FLUKE

Osciloscopio Digital 100MHz-2Gs/S TBS1102B-EDU Tektronix

Osciloscopio Digital portátil (Scopemeter) 20MHz

Fluke 123 FLUKE

Pinza Amperimétrica (True RMS Power Clamp meter)

DT-3353 CEM

[Fuente: Autor]

Del mismo modo, para realizar las pruebas a la tensión requerida por el inversor se

necesitó una fuente que alimentara al BUS DC con la capacidad de suministrar una

tensión mayor de 170V y una corriente de 5A, para lograr esto se requirió implementar

una fuente de tensión AC rectificada a través de un transformador de potencia, un puente

rectificador y un filtro RC de la forma como se muestra en el siguiente circuito:



Figura 5-2: Circuito rectificador para el BUS_DC

[Fuente: Autor]

Para el montaje del anterior circuito en el laboratorio se hizo uso de los siguientes

elementos:

Tabla 5-2: Elementos del circuito rectificador

ELEMENTO REFERENCIA FABRICANTE

Transformador de tensión 2.0KVA HHT001-2 TAMURA CORPORATION

Puente rectificador Diodos 35A GBPC3506A INTERNATIONAL RECTIFIER

Capacitores electrolíticos 6.300uF / 400VDC

DCME1429 CORNELL DUBILIER

Resistencias de potencia de cerámica 39kΩ/5W

[Fuente: Autor]

Figura 5-3: Equipos para la fuente DC


[Fuente: Foto Tomada por Autor]

La implementación del circuito de la Figura 5-2 logro cumplir con los requerimientos de

potencia para alimentar la fuente de tensión del BUS_DC del inversor, alcanzando

valores en tensión de 𝑉𝑜𝑢𝑡𝑀𝐴𝑋 = 183𝑉𝑑𝑐 y en corriente de 𝐼𝑜𝑢𝑡𝑀𝐴𝑋 = 10𝐴.

Del mismo modo, para realizar las pruebas a la máxima potencia de cada inversor se

utilizaron dos tipos cargas resistivas:

Tabla 5-3: Cargas resistivas del inversor

CARGA REFERENCIA FABRICANTE

Reóstato 100Ω/2.5ª 64378 Hochstbelastung

Luminarias de filamentos incandescentes 120~220V/200W SYLVANIA

[Fuente: Autor]

Figura 5-4: Cargas de prueba


El dimensionamiento de las cargas se realizó con base a los valores máximos que se

manejarán a la salida del inversor:

𝑉𝑂𝑈𝑇 = 120𝑉𝑟𝑚𝑠 → 𝐼𝑂𝑈𝑇 = 5𝐴𝑟𝑚𝑠 → 𝑃𝑂𝑈𝑇 = 600𝑊.

Ahora, para que las cargas soporten esta potencia inicialmente se utilizaron dos

reóstatos de 48Ω (c/u) conectados en paralelo para obtener así una resistencia de 24Ω

capaz de soportar una corriente de 5A y tener un consumo de potencia total de 600W.

Del mismo modo, como segunda opción para lograr tener una carga variable se utilizaron

tres bombillos incandescentes de 200W (c/u) conectados en paralelo los cuales soportan

una corriente de 5A y consumen una potencia de 600W.



5.1 Montaje y protocolo de pruebas del Inversor

Una vez seleccionados los equipos de medición, la fuente del BUS_DC y las cargas del

inversor, se procedió a realizar el montaje del conjunto de equipos y el inversor para

realizar las pruebas. En la Figura 5-5 se muestra el diagrama de conexiones de cómo se

realizaron las pruebas a cada Inversor:

Figura 5-5: Diagrama de conexiones para pruebas de los Inversores

[Fuente: Autor]

Siguiendo el anterior diagrama de conexiones para pruebas, posteriormente se realizó el

montaje en laboratorio con todo el grupo de elementos de prueba, Inversor y fuentes de

alimentación, tal como se muestran en las siguientes imágenes:


Figura 5-6: Montaje de las pruebas en Laboratorio.




Una vez realizado el anterior montaje, se procedió a elaborar un protocolo de pruebas en

laboratorio que fue ejecutado para la toma de los datos de cada uno de los prototipos del

inversor, este protocolo se lista a continuación:

1. Generación de las señales SPWM:

Primero se selecciona en el Software del PC los siguientes parámetros: La frecuencia

de conmutación con las que se van a generar las señales SPWM y el tiempo muerto

entre las señales 𝑆𝑃𝑊𝑀 𝑦 𝑆𝑃𝑊𝑀 . Luego con esta información se compila y se

programa el MCU, teniendo como resultado la generación de las dos señales.

2. Se procede a encender la fuente alimentación para la etapa de Control, donde se

proveerá energía a los Drivers.

3. Encendido de la fuente que alimenta el BUS-DC:

- Se enciende del transformador a través de un breaker unipolar (10A/220V)

- Hay que asegurar que la perilla del Variac este en su estado mínimo antes del

encendido

- Luego se enciende el Variac y se empezará a tener energía en el BUS-DC

4. En este punto se irá aumentando la tensión del BUS_DC hasta los 40VDC donde se

inicia a tomar muestras de:

- Tensión de entrada del BUS.DC con voltímetro

- Corriente de Entrada en el Bus-DC con amperímetro

- Tensión y Corriente a la Salida sobre la carga, haciendo uso del Analizador de

Armónicos.

- La señal de Tensión sinusoidal de Salida sobre la carga, con el Osciloscopio.

5. Una vez tomadas las mediciones anteriores tomar los datos del THD y FP de la señal

de tensión sobre la carga, con Analizador de armónicos.

6. Tal como se realizó con una tensión de entrada en el BUS-DC de 40Vdc, se debe

ejecutar el mismo proceso aumentando la tensión del BUS-DC cada 10Vdc hasta

llegar a los 170Vdc, logrando llegar a la tensión de 120Vrms requerida en la Tabla

1-1: Requerimientos eléctricos de los Inversores para la carga de salida, o

hasta que lo permita el inversor antes de un estado de falla.


Con base en este protocolo de pruebas se realizaron las mediciones a cada prototipo de

Inversor; en seguida se presentan los resultados obtenidos de las mediciones realizadas

en laboratorio a cada uno de los tres prototipos de inversor construidos:

5.2 Pruebas al inversor con Si-MOSFET

En esta sección se mostrarán las pruebas realizas en el laboratorio al Inv-Si-MOSFET

conforme al protocolo descrito en la sección 5.1; para la toma de muestras se realizó el

siguiente montaje:

Figura 5-7: Montaje del inversor con Si-MOSFET


En el montaje mostrado en la Figura 5-7 para el Inv-Si-MOSFET, se realizaron pruebas

con una frecuencia conmutación 𝑓𝑠𝑤 de 40.5𝑘𝐻𝑧 y 50.1𝑘𝐻𝑧, pero como se seleccionó la

más baja conforme se analizó en la sección 2.7 donde se indicó que se logra una mayor

eficiencia conmutando los MOSFET a una frecuencia de 40.5𝑘𝐻𝑧. Del mismo modo, en la

Tabla 5-4 se listan los valores de las muestras resultantes al aplicar diferentes tensiones

de alimentación al BUS_DC, lo que permitió a su vez identificar la muestra donde se



presentó la mayor eficiencia en el Inversor y en la Tabla 5-4 esta muestra se resaltada

en color amarillo.

Tabla 5-4: Resultados de la medición para inversor Si-MOSFET

𝑉𝐼𝑁

[𝑉𝑑𝑐] 𝐼𝐼𝑁

[𝐴] 𝑃𝐼𝑁

[𝑊] 𝑉𝑂𝑈𝑇

[𝑉𝑟𝑚𝑠] 𝐼𝑂𝑈𝑇

[𝐴𝑟𝑚𝑠] 𝐻𝐷 %

𝐹. 𝑃 𝑃𝑂𝑈𝑇

[𝑊] 𝐸𝑓𝑖𝑐𝑖𝑒𝑛𝑐𝑖𝑎

[𝜂]

40 1.59 63.72 25.1 1 2.07 1 52.0 0.82

50 1.75 86.67 29.0 1.1 2.47 1 71.6 0.83

60 1.94 116.10 37.7 1 2.55 1 96.1 0.83

70 2.10 145.95 42.5 1.1 2.79 1 118.6 0.81

80 2.28 181.32 51.7 1.5 2.84 1 147.0 0.81

91 2.41 218.95 59.3 1.7 3.02 1 179.0 0.82

100 2.61 261.00 61.2 1.3 3.46 1 211.8 0.81

120 2.92 350.40 74.6 1.5 3.95 1 294.7 0.84

130 3.03 393.90 79.7 2.8 4.07 1 324.4 0.82

140 3.06 428.40 84.4 5.2 4.15 1 350.3 0.82

[Fuente: Autor]

En la anterior tabla se observa que en el Inv-Si-MOSFET se logró obtener una eficiencia

del 84% a una potencia de 294W y aunque el inversor admite una mayor tensión en su

bus DC se toma este valor resaltado en amarillo; como se muestra en la Figura 5-8 a

mayor tensión en el BUS-DC la onda sinusoidal de salida presenta una distorsión

armónica >5%, generando armónicos a altas frecuencias, lo que conlleva a una

reducción de su eficiencia, por lo que se selecciona la muestra con menor valor de THD y

mayor eficiencia.

Figura 5-8: Estado de Falla del Inv-Si-MOSFET



Por otro lado, en la Figura 5-9 se presentan las mediciones tomadas a la muestra

seleccionada (en color amarillo) en la Tabla 5-4.

Figura 5-9: Señal de tensión a la Salida del Inv-Si-MOSFET

[Fuente: Foto tomado por Autor]

Por último, se presentan las capturas de pantalla obtenidas del equipo analizador de

armónicos para la muestra seleccionada en la Tabla 5-4, donde se muestra que sobre la

resistencia de carga del inversor se tiene una salida sinusoidal con una distorsión

armónica del 1.5%, un factor de potencia igual a uno (1) y una tensión de 74.6Vrms en su

armónico principal de 60.9Hz, y es en esta medición donde se presenta el punto más alto

de su eficiencia.

Figura 5-10: Muestra del analizador de armónicos sobre el inversor SI-MOSFET




5.3 Pruebas al inversor con SiC-MOSFET

En esta sección se mostrarán las pruebas realizas en el laboratorio al Inv-SiC-MOSFET


siguiente montaje:

Figura 5-11: Montaje del inversor SiC-MOSFET


Para el inversor SIC-MOSFET mostrado en la Figura 5 11, se obtuvo el mejor resultado

de eficiencia trabajando a una frecuencia igual a 𝑓𝑠𝑤 = 90.1𝑘𝐻𝑧 , y del mismo modo, en la

Tabla 5-5 se muestran los valores de potencia y eficiencia resultantes luego de aplicar

diferentes valores de tensión a la entrada del BUS_DC; en la tabla se resaltada en color

amarillo la muestra donde se presentó la mayor eficiencia en el Inversor.


Tabla 5-5: Resultados de la medición para inversor SiC-MOSFET

𝑉𝐼𝑁

[𝑉𝑑𝑐] 𝐼𝐼𝑁

[𝐴] 𝑃𝐼𝑁

[𝑊] 𝑉𝑂𝑈𝑇

[𝑉𝑟𝑚𝑠] 𝐼𝑂𝑈𝑇

[𝐴𝑟𝑚𝑠] 𝐻𝐷 %

𝐹. 𝑃 𝑃𝑂𝑈𝑇

[𝑊] 𝐸𝑓𝑖𝑐𝑖𝑒𝑛𝑐𝑖𝑎

[𝜂]

40 1.36 54.2 25.5 1.92 1.1 1 49.0 0.90

50 1.79 89.5 32.6 2.50 0.9 1 81.5 0.91

60 1.95 117 38.9 2.72 1 1 105.8 0.90

70 2.14 149.8 45.4 3.00 0.9 1 136.2 0.91

80 2.22 177.6 51 3.15 0.8 1 160.7 0.90

90 2.35 211.5 56.1 3.38 0.9 1 189.6 0.90

100 2.53 253 64.9 3.5 0.5 1 227.2 0.90

110 2.67 293.7 71.8 3.72 0.9 1 267.1 0.91

120 2.79 334.8 78.1 3.9 0.8 1 304.6 0.91

130 2.92 379.6 84.8 4.08 1.3 1 346.0 0.91

140 3.04 425.6 91.4 4.25 1.2 1 388.5 0.91

150 3.15 472.5 98.0 4.41 0.4 1 432.2 0.91

160 3.26 521.6 104.5 4.57 0.4 1 477.6 0.92

173 3.40 588.2 112.7 4.76 0.4 1 536.5 0.91

[Fuente: Autor]

En la anterior tabla se observa que el circuito inversor SiC-MOSFET obtuvo una

eficiencia máxima del 91% con una potencia de 536.5W a la máxima tensión de entrada

(170Vrms) cumpliendo con los requerimientos de tensión y potencia planteados en la

presente Tesis.

Ahora en la Figura 5-12 se presentan las mediciones de entrada tomadas a la muestra

referenciada en la Tabla 5-5.

Figura 5-12: Foto de Mediciones de tensión y corriente a la entrada del Inv-SiC-MOSFET




Del mismo modo, se presenta en la Figura 5-13 la señal sinusoidal a la salida del

inversor SiC-MOSFET, tomada para la muestra seleccionada en la Tabla 5-5.

Figura 5-13: Señal de tensión a la Salida del Inv-SiC-MOSFET


Adicionalmente, en la Figura 5-14 se muestran las capturas de pantalla obtenidas del

equipo analizador de armónicos para la muestra seleccionada en la Tabla 5-5 allí se

muestra que sobre la resistencia de carga del inversor se tiene una salida sinusoidal con

una distorsión armónica del 1%, un factor de potencia igual a uno (1) y una tensión de

112.5Vrms en su armónico principal a una frecuencia de 61Hz, y es en esta medición

donde se presenta el punto más alto de su eficiencia.


Figura 5-14: Muestra del analizador de armónicos sobre el inversor SIC-MOSFET




5.4 Pruebas al inversor con GaN-MOSFET

En esta sección se mostrarán las pruebas realizas en el laboratorio al Inv-GaN-MOSFET


siguiente montaje:

Figura 5-15: Montaje del inversor GaN-MOSFET


Para el inversor GaN-MOSFET mostrado en la Figura 5-15, se obtuvo el mejor

desempeño de eficiencia trabajando a una frecuencia igual a 𝑓𝑠𝑤 = 100.1𝑘𝐻𝑧 , y en la

Tabla 5-6 se muestran los valores de potencia y eficiencia a diferentes tensiones de

entrada del bus DC, allí se resaltada en color amarillo la muestra que presentó la mayor

eficiencia en el Inversor.


Tabla 5-6: Resultados de la medición para inversor GaN-MOSFET

𝑽𝑰𝑵

[𝑽𝒅𝒄] 𝑰𝑰𝑵

[𝑨] 𝑷𝑰𝑵

[𝑾] 𝑽𝑶𝑼𝑻

[𝑽𝒓𝒎𝒔] 𝑰𝑶𝑼𝑻

[𝑨𝒓𝒎𝒔]

𝑻𝑯𝑫

%

𝑭.𝑷 𝑷𝑶𝑼𝑻

[𝑾] 𝑬𝒇𝒊𝒄𝒊𝒆𝒏𝒄𝒊𝒂

[𝜼]

40 1.68 67.32 26.9 2.26 0.7 1 60.8 0.90

50 1.73 86.27 29.9 2.56 0.6 1 76.5 0.89

60 1.81 108.60 38.4 2.55 0.7 1 97.9 0.90

70 1.96 137.20 42.1 2.9 0.6 1 121.7 0.89

80 2.17 173.60 50.0 3.1 0.7 1 156.0 0.90

90 2.27 204.66 57.8 3.2 0.7 1 185.0 0.90

100 2.44 244.00 63.0 3.4 0.7 1 216.1 0.89

105 2.47 259.86 64.7 3.50 0.6 1 226.5 0.89

110 2.43 267.57 67.1 3.60 0.4 1 240.0 0.90

[Fuente: Autor]

En la anterior tabla se observa que el circuito inversor GaN-MOSFET obtuvo una

eficiencia máxima del 90% con una potencia de salida de 240W a la tensión de entrada

de 110Vrms. Es de resaltar que este inversor presento un estado falla al suministrarle

una tensión al BUS-DC mayor a 112Vdc, como se presente en la siguiente figura.

Figura 5-16: Estado de Falla del Inv-GaN-MOSFET




Ahora en la Figura 5-12 se presentan las mediciones tomadas a la muestra

seleccionada en la Tabla 5-5, donde los multímetros de entrada presentan los valores

𝑉𝑖𝑛=110.5V ; 𝐼𝑖𝑛=1.8Arms=2.43ADC

Figura 5-17: Mediciones a la entrada y salida del Inv-GaN-MOSFET


Del mismo modo, se presenta en la Figura 5-18 la señal sinusoidal en la salida del

inversor GaN-MOSFET, tomada para la muestra seleccionada en la Tabla 5-6.

Figura 5-18: Señal de tensión a la Salida del Inv-GaN-MOSFET



Por último, en la Figura 5-19 se muestran las capturas de pantalla obtenidas del equipo

analizador de armónicos para la muestra seleccionada en la Tabla 5 5, allí se muestra

que sobre la resistencia de carga se presenta una salida sinusoidal con una distorsión

armónica del 0.4%, un factor de potencia igual a uno (1) y una tensión de 240Vrms en su

armónico principal a una frecuencia de 60.9Hz, y es en esta medición donde se presenta

el punto más alto de su eficiencia.

Figura 5-19: Muestra del analizador de armónicos sobre el inversor GaN-MOSFET


5.5 Comparación de los tres Inversores

En esta sección se realizará la comparación de los resultados obtenidos en las pruebas

de laboratorio de los tres inversores implementados. Donde a partir de los datos

consignados en la: Tabla 5-4 para el Inv-Si-MOSFET, Tabla 5-5 para el Inv-SiC-

MOSFET y Tabla 5-6 para el Inv-GaN-MOSFET, se procede a comparar su

comportamiento en eficiencia y potencia a partir de las siguientes gráficas:

5.5.1 Eficiencia vs. Tensión de entrada:

En la gráfica mostrada en la Figura 5-20 se visualiza la eficiencia resultante de cada

inversor respecto a la tensión de entrada en su Bus-DC, resaltando que para las pruebas



de los tres inversores se utilizó la misma carga resistiva, lo que permite comparar las

eficiencias de cada inversor a medida que se incrementa la tensión del BUS DC.

Figura 5-20: Comparación de la eficiencia de los Inversores

[Fuente: Autor]

En la anterior grafica se observa que:

Para cualquier tensión de entrada el inversor de Si-MOSFET presenta la menor

eficiencia referente a los tres inversores analizados.

El inversor SiC-MOSFET permitió tener la mejor eficiencia promedio en todas las

tensiones de entrada, con un valor máximo de eficiencia del 91%.

El inversor GaN-MOSFET presento una eficiencia superior al SI-MOSFET, aunque

menor y en algún punto mayor al inversor SiC-MOSFET, este inversor logro tener

eficiencias del 90%.

Del mismo modo, como se observa en la Figura 5-20 los tres inversores funcionaron

simultáneamente en el rango de alimentación del BUS-DC de los 40Vdc a los 110Vdc, y

para lograr comparar la eficiencia de los tres inversores se tomaron los datos dentro de

este rango.

0.74

0.76

0.78

0.80

0.82

0.84

0.86

0.88

0.90

0.92

0.94

40 50 60 70 80 90 100 110 120 130 140 150 160 173

EFIC

IEN

CIA

BUS_DC [V]

Si-MOSFET

SiC-MOSFET

GaN-MOSFET


5.5.2 Eficiencia vs. Potencia

Con base al rango de datos definido para el BUS-DC, en la Figura 5-21 se muestra el

comportamiento de la eficiencia vs. la potencia para: a) el Inv-Si-MOSFET, b) el Inv-SiC-

MOSFET, y c) el Inv-GaN-MOSFET

Figura 5-21: Comparación Eficiencia vs. Potencia

a)

b)

c)

[Fuente: Autor]



En las tres gráficas de la Figura 5-21 se observa que, aunque el comportamiento de la

eficiencia no es el mismo a medida que se aumenta en potencia las gráficas tienden a

estar cerca de un valor esperado el cual se traza por la línea roja; del mismo modo en las

gráficas se trazó la desviación estándar para cada muestra, y a continuación se presenta

su cálculo:

Figura 5-22: Promedio y desviación estándar para las muestras de eficiencia

Eficiencia

Valor

Promedio Desviación

ST

Si 0.82 0.007

SiC 0.90 0.005

GaN 0.90 0.008

[Fuente: Autor]

Los cálculos de desviación estándar y valor promedio realizados en la Figura 5-22 para

las muestras de eficiencia de cada uno de los inversores, demuestran que:

• Los inversores construidos con SiC-MOSFET y GaN-MOSFET lograron una

eficiencia promedio del 90%

• El Inv-Si-MOSFET obtuvo la menor eficiencia promedio referente a los tres

inversores comparados.

• La eficiencia del Inv-GaN-MOSFET presenta la mayor desviación estándar por lo

que el valor de sus muestras presenta una mayor variabilidad.

• Los valores de las muestras de eficiencia obtenidas del Inv-SiC-MOSFET tienen

los datos con mayor variabilidad

Por último, en la Figura 5-23 se presenta la comparación de la potencia suministrada a la

carga a medida que se incrementa la tensión de alimentación en el BUS-DC, y a partir de

esta grafica se permite ver y comparar cual fue el inversor que tuvo menores pérdidas de

energía en la conversión de potencia.


5.5.3 Graficar las pérdidas de potencia

Figura 5-23: Comparación de suministro la potencia de los Inversores

[Fuente: Autor]

De la anterior gráfica se observa que:

Como se observa en la anterior gráfica y se mostró anteriormente en la Tabla 5-5 de

la Sección 5.3, el inversor SiC-MOSFET fue el único capaz de suministrar la potencia

requerida a la carga resistiva, logrando proveer 536W a 173Vrms conforme a los

requerimientos planteados en la presente Tesis (descritos en la Tabla 1-1:

Requerimientos eléctricos de los Inversores). Así mismo, comparado con los otros

dos inversores a partir de la tensión de entrada de 50V el inversor SiC-MOSFET

siempre logro transferir mayor potencia a la carga,

Durante el funcionamiento del del inversor GaN-MOSFET logro sobrepasar la

transferencia de potencia del inversor Si-MOSFET a excepción de la entrada de 110V,

ya que a partir de este punto este inversor inicio a presentar fallas en su

funcionamiento.

De manera casi general (exceptuando un punto) el inversor Si-MOSFET suministró la

menor potencia a la carga comparado con los tres inversores, lo que también

demuestra que es en este inversor donde se presentan mayores pérdidas en la

conversión potencia, y permite sustentar lo planteado en la sección 2.7.4 donde se

indicó de manera teórica que los MOSFET del semiconductor de Silicio presentaban

mayores pérdidas en la conversión de energía, además se sustenta que para

aplicaciones de alta potencia se recomienda el uso de MOSFET construidos con los

otros dos materiales semiconductores.

6. Conclusiones y recomendaciones

En el desarrollo de la presente Tesis investigativa se realizó el análisis, diseño e

implementación de tres prototipos de Inversores, que se utilizaron como plataforma de

pruebas para realizar la comparación del desempeño de los convertidores de potencia,

que utilizan MOSFETs de Carburo de Silicio (SiC) y el Nitruro de Galio (GaN), versus los

convertidores que utilizan MOSFETs de Silicio (Si) convencionales. Las conclusiones que

se derivan de esta comparación se listan a continuación.

6.1 Conclusiones

Como primeros resultados de la investigación, en la Sección 2.7 (Calculo teórico de la

potencia total disipada en el MOSFET) se observó que los MOSFETs de materiales

semiconductores de WBG, como son el Carburo de Silicio (SiC) y el Nitruro de Galio

(GaN), lograron tener menores pérdidas de potencia comparados con el material

semiconductor de Silicio (Si) independientemente de la frecuencia de conmutación (Ver

Figura 2-11: Pérdida de Potencia vs. frecuencia de conmutación), ya que sus pérdidas de

potencia se mantuvieron estables por debajo del 2%, mientras que la curva de pérdidas

del Si-MOSFET creció a una mayor tasa y presento pérdidas de potencia superiores al

7% en las frecuencias más altas. Además, en el Anexo A (Selección de frecuencia de

conmutación) se encontró que los MOSFETs de SiC y GaN mantienen un valor de

pérdidas por debajo del 2% a medida que se conmutan a frecuencias mayores a los

90kHz. Del mismo modo, en el análisis hecho a las pruebas de laboratorio de los tres

inversores (ver Sección 5), se encontró que los inversores Inv-SiC-MOSFET e Inv-GaN-

MOSFET lograron obtener eficiencias promedio del 90%, en cambio en el inversor Inv-Si-

MOSFET su eficiencia fue del 80%, Esto lleva a concluir que al implementar

semiconductores con WBG a los convertidores DC-AC se logra mejorar la eficiencia en la

conversión de potencia en un valor mínimo del 10% respecto a la eficiencia obtenida por

los semiconductores de Silicio.

Capítulo 6. Conclusiones y recomendaciones 175

Estos resultados permiten concluir que aunque los semiconductores con materiales de

WBG de SiC y GaN son más costosos (ver Tabla 2-5: Características Eléctricas de

los MOSFETs), al ser implementarlos en los convertidores DC-AC se tendrá un impacto

positivo en el ahorro de energía del usuario final, teniendo presente que estos

convertidores están en operación continua durante meses o incluso años; esto llevaría a

la industria de los conversores de potencia a la implementación de estos

semiconductores, del mismo que justificaría un mayor valor de estos equipos, planteando

al usuario final un retorno de la inversión a menor tiempo de servicio, ya que entre más

horas se use el convertidor habrá mayor ahorro de energético comparado con otro

convertidor similar que utilice semiconductores de Silicio convencionales.

Finalmente, al momento de realizar las pruebas a los inversores (Sección 4.5 ) se pudo

observar que, de los tres prototipos fabricados, el Inversor compuesto por MOSFETs de

Carburo de Silicio (Inv-SiC-MOSFET) no requirió la implementación del circuito Snubber,

por consiguiente, tuvo menores pérdidas en la conversión de potencia, ya que cualquier

elemento o circuito adicional al inversor hace que aumente su consumo de energía

(Sección 2.5). Del mismo modo, en aplicaciones comerciales este inversor tendría un

menor costo de producción al no tener que implementarse Snubbers, comparado con los

otros dos inversores.



6.2 Limitaciones en la Investigación

El diseño del filtro de salida de la sección 3.7, se realizó en base a los núcleos de ferrita y

los alambres de cobre disponibles en el mercado nacional, teniendo poca disponibilidad

comercial de núcleos en el momento de la implementación , razón por la cual se fabricó

un único filtro que se pudiera adaptar a los tres prototipos del inversor.

Así mismo, en las pruebas realizadas en la sección 5.1 a cada uno de los inversores, se

hicieron las mediciones hasta llegar a un punto de falla, aunque los inversores fueron

diseñados para proveer a la salida una tensión sinusoidal mayor a los 120Vrms; esto con

el fin de no arriesgar los prototipos de inversor ya que durante la ejecución de la presente

investigación los recursos fueron limitados y la disponibilidad de materiales estuvo

restringida.

Por último, en las pruebas realizadas en la sección 5.4 al Inversor compuesto por los

MOSFETs de Nitruro de Galio (Inv-GaN-MOSFET) se obtuvo una eficiencia promedio del

90%, sin embargo es posible obtener una mayor eficiencia en este inversor, al mejorar

las condiciones del montaje, debido a que estos transistores requieren ser soldados a la

PCB a través de un horno de reflujo, pero en el desarrollo de la presente Tesis no se

contó con este recurso y su soldadura se realizó a mano, lo que pudo haber aumentado

las pérdidas de potencia en los GaN-MOSFETS afectado así su eficiencia.

6.3 Trabajos Futuros

Como primera recomendación, se propone la integración de un sistema de control

robusto para la tensión y corriente de salida del inversor, capaz de corregir las

variaciones de corrientes que pueda sufrir el conversor con diferentes tipos de carga

(resistiva, capacitiva e inductiva).

Del mismo modo, en la presente investigación se abordó la necesidad de diseñar un filtro

LCL pasa bajos para implementarse a la salida del inversor de puente completo, por lo

que se propone implementar como trabajo futuro un único núcleo capaz de acoplar

magnéticamente todas las bobinas del filtro de salida.

Capítulo 6. Conclusiones y recomendaciones 177

Finalmente, al lograr la funcionalidad de tres prototipos de inversor desarrollados en la

presente investigación con eficiencias del 90%, se propone la implementación de un

inversor trifásico de las mismas características eléctricas planteadas en esta Tesis, para

poder ser implementado en conversores de energía para fuentes renovables y/o

vehículos eléctricos, fabricados bajo estándares de calidad comercial.

6.4 Aportes de la Investigación

Los Resultados obtenidos de la presente tesis de investigación contribuyen a:

Poner a disposición del programa de Ingeniería electrónica de la Universidad

Nacional de Colombia tres prototipos de convertidores DC-AC, donde se

implementan MOSFETs de potencia con materiales semiconductores de WGB.

Establecer metodologías de diseño para la implementación de conversores DC-

AC de puente completo.

Brindar un modelo que permita la medición de transistores de potencia en un

inversor de puente completo.

Establecer una metodología para la selección de semiconductores MOSFETs, y

Drivers, que serán implementados en inversores DC-AC de puente completo .

A. Anexo: Selección de la frecuencia optima de conmutación

Para poder obtener la máxima eficiencia a la salida del inversor se debe determinar la

frecuencia donde sus MOSFET presenten la menor pérdida de potencia en la

conmutación; razón por lo cual en la presente sección se presenta el método que se

utilizó para hallar esta frecuencia de conmutación, en adelante llamada frecuencia optima

(𝐹𝑂𝑃), para los tres tipos de transistores objeto de la presente investigación.

Inicialmente, para poder determinar las pérdidas de potencia en el MOSFET se necesita

como insumo la energía consumida en un ciclo conmutación (ON y OFF) calculada a una

frecuencia de conmutación determinada, en adelante llamada 𝐹𝑆𝑊, conforme a las

ecuaciones de potencia ( 2-17) y ( 2-19):

𝑃𝑂𝑁 = 𝐸𝑂𝑁 · 𝐹𝑆𝑊

𝑃𝑂𝐹𝐹 = 𝐸𝑂𝐹𝐹 · 𝐹𝑆𝑊

El cálculo de esta energía se realizó a través del método de medición llamado Testeo de

Doble Pulso – DPT (Double Pulse Test) (TEKTRONIX INC., 2020), con el cual se podrán

muestrear las energías consumidas por un MOSFET en su ciclo de apagado y su ciclo de

encendido; Ahora para realizar la medición DPT (Double Pulse Test) se implementará el

circuito propuesto por el fabricante (ROHM) como se muestra en la siguiente imagen:

A Anexo: Selección de la frecuencia optima de conmutación 179

Figura A- 1: Circuito de prueba para el Double Pulse Test

[Fuente: (ROHM Semiconductor, 2020)].

Este circuito utiliza además de dos MOSFETs en configuración de medio puente, una

carga inductiva y una fuente de tensión DC, este inductor replicará las condiciones de

una carga reactiva en un convertidor de medio puente. Del mismo modo, se debe

generar una señal con base a la frecuencia 𝐹𝑆𝑊 que se desee muestrear, con dos anchos

pulsos de diferentes de la forma como se muestra en la siguiente figura:

Figura A- 2: Señal de prueba para el Double Pulse Test

[Fuente: Autor]

Luego esta señal es ingresada a la compuerta gate del MOSFET inferior del circuito de la

Figura A- 1, también llamado DUT (Devise Under Test). Por consiguiente, para poder

analizar las pérdidas de potencia de los tres transistores objeto de esta investigación: Si-

MOSFET, SiC-MOSFET y GaN-MOSFET, se realiza un modelo de simulación del circuito

DPT para cada uno de los MOSFETs utilizando el software de análisis de circuitos

eléctricos LTspice como se muestra en la Figura A-3, Figura A-4 y Figura A-5, cabe

resaltar que para simular el comportamiento de los MOSFETs se utilizaron los modelos

¨Spice_model¨ suministrados por los fabricantes (Vishay, 2020), (ROHM Semiconductor,

2020), (GaN Systems, 2020).



Figura A-3: DPT para el Inv-Si-MOSFTE

[Fuente: Autor]

Figura A-4: DPT para el Inv-SiC-MOSFTE

[Fuente: Autor]


Figura A-5: DPT para el Inv-GaN-MOSFTE

[Fuente: Autor]

Del mismo modo, los circuitos mostrados anteriormente fueron configurados para poder

medir el comportamiento del MOSFET inferior DUT, logrando tomar las señales

mostradas en la Figura A- 6, donde en color verde se presenta la tensión que ingresa a la

compuerta de gate (𝑉𝑔), en color azul la tensión entre las terminales drain-source (𝑉𝑑𝑠),

en color rojo la corriente en drain (𝐼𝑑); y la en color violeta la energía consumida por el

MOSFET (𝑃𝐿𝑂𝑆𝑆) resultante de la multiplicación de la señales (𝑉𝑑𝑠) · (𝐼𝑑), de aquí , en el

recuadro color naranja es donde se toman las medidas para determinar la potencia

consumida en el apagado y en el encendido del MOSFET.



Figura A- 6: Señales resultantes de la prueba DPT

[Fuente: Autor, generada en LTspice]

Con base a la sección demarcada en color naranja de la figura anterior, enseguida en la

Figura A- 7 se muestran las señales de 𝑉𝑔, 𝑉𝑑𝑠, 𝐼𝑑 𝑦 𝑃𝑂𝑁 generadas en el proceso de

encendido del MOSFET,

Figura A- 7: Señal resultante de la prueba DPT en el encendido


EON


Ahora, a través del software LTspice se calcula la integral de la energía consumida en el

proceso de encendido, definida por la ecuación ( 2-16 ):

𝐸𝑂𝑁 = ∫ 𝑉𝑑𝑠 · 𝐼𝑑

𝑡

0

· 𝑑𝑡

Tomando de la gráfica el intervalo de tiempo donde se presenta el pico de la potencia,

para finalmente lograr obtener el valor de la energía consumida en el ciclo de encendido

del MOSFET 𝐸𝑂𝑁 para una frecuencia 𝐹𝑆𝑊 determinada.

Del mismo modo, en la Figura A- 8 se muestran las señales de 𝑉𝑔, 𝑉𝑑𝑠, 𝐼𝑑 𝑦 𝑃𝑂𝑁

generadas en el proceso de apagado del MOSFET:

Figura A- 8: Señal resultante de la prueba DPT en el apagado


Igualmente, a través del software LTspice se calcula la integral de la energía consumida

en el proceso de apagado, definida por la ecuación ( 2-18 ):

𝐸𝑂𝐹𝐹 = ∫ 𝑉𝑑𝑠 · 𝐼𝑑𝑡

0· 𝑑𝑡.

EOFF



Tomando de la gráfica el intervalo de tiempo donde se presenta el pico de la potencia,

para finalmente lograr obtener el valor de la energía consumida en el ciclo de apagado

del MOSFET 𝐸𝑂𝑁 para una frecuencia 𝐹𝑆𝑊 determinada.

Una vez se determinan los valores de 𝐸𝑂𝑁 y 𝐸𝑂𝐹𝐹 para una frecuencia de conmutación

determinada (𝐹𝑆𝑊) , se procede a calcular la potencia perdida en el encendido y en el

apagado del MOSFET, a través de las ecuaciones ( 2-17) y ( 2-19):

𝑃𝑂𝑁 = 𝐸𝑂𝑁 · 𝐹𝑆𝑊

𝑃𝑂𝐹𝐹 = 𝐸𝑂𝐹𝐹 · 𝐹𝑆𝑊

Obteniendo como resultado el valor de la pérdida de potencia total a una frecuencia de

conmutación 𝐹𝑆𝑊

𝑃 𝑜𝑠𝑠[𝐹𝑆𝑊] = 𝑃𝑂𝑁 + 𝑃𝑂𝐹𝐹

Finalmente, con base en el anterior análisis se procede a determinar la pérdida de

potencia 𝑃 𝑜𝑠𝑠 para cada uno de los transistores: Si-MOSFET, SiC-MOSFET y GaN-

MOSFET, a diferentes frecuencias de conmutación realizando un barrido de 𝐹𝑆𝑊 desde

los 30kHz hasta los 200kHz, tomando muestras cada 10kHz, para cada uno de los tres

transistores estudiados.

Una vez calculados todos los valores de las pérdidas de potencia 𝑃 𝑜𝑠𝑠 a diferentes

frecuencias de conmutación 𝐹𝑆𝑊, se procede a graficar sus valores resultantes, y a partir

del comportamiento esta gráfica se determina donde se presenta el menor rango de

pérdida de potencia que permita finalmente determinar la frecuencia de conmutación

optima ¨𝐹𝑂𝑃¨. A continuación, se muestran los valores resultantes de este cálculo a

través del software Excel.

Inicialmente, para el transistor Si-MOSFET en la siguiente tabla se muestra el cálculo de

los siguientes parámetros para diferentes valores de frecuencias de conmutación 𝐹𝑆𝑊 :

La energía total consumida 𝐸𝑡𝑜𝑡𝑎 , tanto en el apagado 𝐸𝑂𝐹𝐹 como en el encendido

𝐸𝑂𝑁

Las pérdidas de potencia totales 𝑃 𝑜𝑠𝑠, en el apagado 𝑃𝑂𝐹𝐹 y en el encendido 𝑃𝑂𝑁


Tabla A- 1: Calculo de la pérdida de potencia del Si-MOSFET a diferentes frecuencias

[Fuente: Autor, generada en Excel]

Con los parámetros calculados anteriormente, se procede a graficar las pérdidas totales

𝑃 𝑜𝑠𝑠 vs. la frecuencia de conmutación 𝐹𝑆𝑊 de la siguiente manera:

Figura A- 9: Pérdidas de potencia del Si-MOSFET a diferentes frecuencias


En Figura A- 9 se aprecia que el menor valor de perdida de potencia en el Si-MOSFET

se presenta en la 𝐹𝑆𝑊 = 40𝑘𝐻𝑧, por lo que se tomarán valores cercanos a esta. Del

mismo modo, teniendo en cuenta la sección 3.5 donde se seleccionaron los índices de

modulación más convenientes para el inversor, se presenta allí que la frecuencia de

conmutación más cercana a este valor es de 40.5kHz, por lo que se selecciona para el

Si-MOSFET la frecuencia óptima igual a 𝐹𝑂𝑃 =40.5kHz.

Fsw [Hz] E_on [J] E_off [J] E_Total [J] Potencia_ON [W] Potencia_OFF [W] Perdida de Potencia [W]

30E+3 215.6E-6 115.3E-6 330.9E-6 6.5 3.5 9.9

40E+3 162.2E-6 78.4E-6 240.5E-6 6.5 3.1 9.6

50E+3 142.1E-6 63.5E-6 205.6E-6 7.1 3.2 10.3

60E+3 128.0E-6 45.7E-6 173.7E-6 7.7 2.7 10.4

70E+3 120.5E-6 37.7E-6 158.2E-6 8.4 2.6 11.1

80E+3 113.7E-6 32.8E-6 146.5E-6 9.1 2.6 11.7

90E+3 108.9E-6 25.5E-6 134.4E-6 9.8 2.3 12.1

100E+3 106.1E-6 22.6E-6 128.7E-6 10.6 2.3 12.9

110E+3 103.1E-6 19.6E-6 122.7E-6 11.3 2.2 13.5

120E+3 100.9E-6 17.0E-6 117.9E-6 12.1 2.0 14.1

130E+3 98.4E-6 15.2E-6 113.7E-6 12.8 2.0 14.8

140E+3 96.9E-6 13.5E-6 110.4E-6 13.6 1.9 15.5

150E+3 95.8E-6 12.1E-6 107.9E-6 14.4 1.8 16.2

160E+3 93.4E-6 11.0E-6 104.4E-6 14.9 1.8 16.7

170E+3 91.7E-6 10.0E-6 101.7E-6 15.6 1.7 17.3

180E+3 91.5E-6 9.1E-6 100.6E-6 16.5 1.6 18.1

190E+3 91.1E-6 8.3E-6 99.4E-6 17.3 1.6 18.9

200E+3 90.3E-6 7.7E-6 98.0E-6 18.1 1.5 19.6

FOP=40.5kHz



De igual manera, para el transistor SiC-MOSFET en la Tabla A- 2 se muestra el cálculo

de los siguientes parámetros a diferentes valores de frecuencias de conmutación 𝐹𝑆𝑊:


𝐸𝑂𝑁


Tabla A- 2: Calculo de la pérdida de potencia del SiC-MOSFET a diferentes frecuencias


Con los parámetros anteriormente calculados se procede a graficar las pérdidas totales

𝑃 𝑜𝑠𝑠 vs. la frecuencia de conmutación 𝐹𝑆𝑊 de la siguiente manera:

Figura A- 10: Gráfica de las pérdidas de potencia del SiC-MOSFET a diferentes frec.



30.0E+3 534.3E-6 255.5E-6 789.78E-6 16.03 7.66 23.69

40.0E+3 278.2E-6 147.8E-6 425.97E-6 11.13 5.91 17.04

50.0E+3 188.8E-6 103.2E-6 292.01E-6 9.44 5.16 14.60

60.0E+3 145.5E-6 79.2E-6 224.69E-6 8.73 4.75 13.48

70.0E+3 116.1E-6 62.4E-6 178.44E-6 8.12 4.37 12.49

80.0E+3 95.2E-6 51.3E-6 146.49E-6 7.62 4.10 11.72

90.0E+3 81.8E-6 42.8E-6 124.63E-6 7.37 3.85 11.22

100.0E+3 72.0E-6 36.6E-6 108.53E-6 7.20 3.66 10.85

110.0E+3 64.7E-6 32.1E-6 96.82E-6 7.12 3.53 10.65

120.0E+3 57.3E-6 27.7E-6 84.93E-6 6.87 3.32 10.19

130.0E+3 53.9E-6 24.5E-6 78.31E-6 7.00 3.18 10.18

140.0E+3 48.7E-6 22.2E-6 70.90E-6 6.82 3.10 9.93

150.0E+3 46.7E-6 20.4E-6 67.07E-6 7.00 3.06 10.06

160.0E+3 43.8E-6 17.9E-6 61.73E-6 7.01 2.87 9.88

170.0E+3 41.3E-6 16.1E-6 57.39E-6 7.02 2.74 9.76

180.0E+3 39.4E-6 15.7E-6 55.10E-6 7.09 2.83 9.92

190.0E+3 36.9E-6 13.6E-6 50.50E-6 7.01 2.59 9.59

200.0E+3 36.5E-6 13.7E-6 50.16E-6 7.30 2.73 10.03

FOP=90.1kHz


En la Figura A- 10 se muestra que el comportamiento de las pérdidas de potencia para el

Si-MOSFET disminuyen a medida que aumenta la frecuencia de conmutación 𝐹𝑆𝑊, al

mismo tiempo que los valores de 𝑃 𝑜𝑠𝑠 tienden a estabilizarse a partir de valores de 𝐹𝑆𝑊

mayores a los 90kHz, razón por lo que se tomarán el valor de 𝐹𝑂𝑃 cercana a esta

frecuencia. Del mismo modo, teniendo en cuenta que en la sección 3.5 se seleccionaron

los índices de modulación más convenientes para el inversor, se presenta allí que la

frecuencia de conmutación más cercana a este valor es de 90.5kHz, por lo que se

selecciona la frecuencia optima: 𝐹𝑂𝑃 =90.5kHz para el SiC-MOSFET.

Finalmente, para el transistor GaN-MOSFET en la Tabla A- 3: Calculo de la pérdida de

potencia del GaN-MOSFET a diferentes frecuencias se muestra el cálculo de los

siguientes parámetros a diferentes frecuencias de conmutación 𝐹𝑆𝑊:


𝐸𝑂𝑁


Tabla A- 3: Calculo de la pérdida de potencia del GaN-MOSFET a diferentes frecuencias


Con los parámetros calculados se procede a graficar las pérdidas totales 𝑃 𝑜𝑠𝑠 vs. la

frecuencia de conmutación 𝐹𝑆𝑊 de la siguiente manera:


30E+3 53.4E-6 10.5E-6 63.9E-6 1.60 315.00E-3 1.92

40E+3 39.6E-6 7.2E-6 46.8E-6 1.58 286.40E-3 1.87

50E+3 34.1E-6 5.7E-6 39.8E-6 1.71 282.50E-3 1.99

60E+3 27.9E-6 4.6E-6 32.5E-6 1.67 274.80E-3 1.95

70E+3 24.4E-6 3.9E-6 28.3E-6 1.71 271.04E-3 1.98

80E+3 21.8E-6 3.5E-6 25.3E-6 1.74 281.60E-3 2.02

90E+3 19.6E-6 4.1E-6 23.7E-6 1.76 370.80E-3 2.13

100E+3 17.9E-6 3.2E-6 21.1E-6 1.79 315.00E-3 2.11

110E+3 17.0E-6 3.4E-6 20.4E-6 1.87 371.80E-3 2.24

120E+3 16.7E-6 3.0E-6 19.7E-6 2.00 361.49E-3 2.36

130E+3 14.6E-6 2.9E-6 17.5E-6 1.90 375.70E-3 2.27

140E+3 13.8E-6 2.8E-6 16.6E-6 1.93 397.46E-3 2.33

150E+3 13.2E-6 2.8E-6 16.0E-6 1.97 420.00E-3 2.39

160E+3 12.6E-6 2.8E-6 15.4E-6 2.02 443.20E-3 2.46

170E+3 12.2E-6 2.7E-6 14.9E-6 2.07 466.48E-3 2.53

180E+3 11.7E-6 2.7E-6 14.4E-6 2.11 489.60E-3 2.60

190E+3 11.3E-6 2.7E-6 14.0E-6 2.14 514.90E-3 2.65

200E+3 10.9E-6 2.7E-6 13.6E-6 2.18 540.00E-3 2.72



Figura A- 11: Pérdidas de potencia del GaN-MOSFET a diferentes frecuencias


En la anterior figura se muestra que para el GaN-MOSFET la curva presenta una mayor

tasa de crecimiento de los valores de 𝑃 𝑜𝑠𝑠 a partir de los 100kHz de 𝐹𝑆𝑊, razón por lo

que se tomarán el valor de 𝐹𝑂𝑃 cercana a esta frecuencia. Del mismo modo, teniendo en

cuenta que en la sección 3.5 se seleccionaron los índices de modulación más

convenientes para el inversor, se presenta allí que la frecuencia de conmutación más

cercana a este valor es de 100.1kHz, por lo que se selecciona la 𝐹𝑂𝑃 =100.1kHz para el

GaN-MOSFET.

De manera adicional se presenta un análisis conjunto del comportamiento de las

pérdidas de potencia de los tres transistores dentro del rango de frecuencias analizado,

por lo que se ubica en una misma grafica las curvas de pérdidas de los tres MOSFETs

estudiados, como se muestra a continuación:

FOP=100.1kHz


Figura A- 12: Pérdidas de Potencias de los MOSFETs a diferentes frecuencias.


De la anterior grafica se puede observar que:

El GaN-MOSFET es el que posee las menores pérdidas de los tres transistores

analizados, independientemente de la frecuencia de conmutación, y el valor de

sus pérdidas aumenta con una baja tasa de crecimiento (>1W/KHz).

A pesar de que el SiC-MOSFET presenta la peor taza de pérdidas de potencia a

frecuencias menores de 80kHz, luego de los 90kHz este transistor presenta un

valor de pérdidas aproximadamente contante (+/- 1W) con tendencia a la baja,

independientemente que aumente su frecuencia de conmutación, y es el único de

los tres transistores que presenta este comportamiento.

Por último, el Si-MOSFET presenta sus menores pérdidas a frecuencias de

conmutación menores a 50 kHz, luego de esta frecuencia sus pérdidas tienen una

gran tasa de crecimiento, razón por lo cual este transistor es el que peor

desempeño de eficiencia muestra a altas frecuencias.

B. Anexo: Código Fuente

En esta sección se presenta parte del código fuente utilizado para la programación del

microcontrolador (MCU), es de aclarar que todo el código de programación se encuentra

en el repositorio de la Tesis que se accede a través del siguiente enlace.

https://drive.google.com/drive/folders/1a9QsqNLvcYhzmfIbF_A9JXbYFIixz5Sg?usp=shari

ng

---------------------------------------------------Sección de Generación de la Función de SPWM * DBox-Config.h * Created on: 24/02/2019 * Author: Ing. Edgar Daniel Torres Garcia. * CCS Version: v6.1.3.00033 Compiler Version: v15.12.1 LTS Dev Support: v125 #define DBOX_CONFIG_H_ /*------------------------------------------------------------------------------------------------- Declaración de Tabla -------------------------------------------------------------------------------------------------*/ #define MOD20KHZ_UD 0 #define MOD40_5KHZ_UD 1 #define MOD50KHZ_UD 0 #define MOD50_1KHZ_UD 0 #define MOD60_3KHZ_UD 0 #define MOD70_5KHZ_UD 0 #define MOD80_1KHZ_UD 0 #define MOD90_3KHZ_UD 0 #define MOD100KHZ_UD 0 #define MOD100_5KHZ_UD 0 #define MOD150KHZ_UD 0 #define MOD200KHZ_UD 0 #if (MOD20KHZ_UD) #define EPWM1_PERIOD 1500 // 200k=153 100k=300 50k=611 20k=1524

https://drive.google.com/drive/folders/1a9QsqNLvcYhzmfIbF_A9JXbYFIixz5Sg?usp=sharing


B. Anexo: Código Fuente 191

#define N_SAMPLES 333 // 200k=1333 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 750 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 2.5 // 10Bits Reg 0-1023 #elif (MOD40_5KHZ_UD) #define EPWM1_PERIOD 741 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 675 // 200k=1333 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 370 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 2.5 // 10Bits Reg 0-1023 #elif (MOD50KHZ_UD) #define EPWM1_PERIOD 611 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 833 // 200k=1333 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 302 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 2.5 // 10Bits Reg 0-1023 #elif (MOD50_1KHZ_UD) #define EPWM1_PERIOD 599 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 835 // 200k=1333 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 299 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 2.5 // 10Bits Reg 0-1023 #elif (MOD60_3KHZ_UD) #define EPWM1_PERIOD 498 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 1005 // 200k=1333 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 249 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 2.5 // 10Bits Reg 0-1023 #elif (MOD70_5KHZ_UD) #define EPWM1_PERIOD 426 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 1175 // 200k=1333 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 213 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 4.5 // 10Bits Reg 0-1023 #elif (MOD80_1KHZ_UD) #define EPWM1_PERIOD 375 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 1335 // 200k=1333 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 187 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 4.5 // 10Bits Reg 0-1023 #elif (MOD90_3KHZ_UD) #define EPWM1_PERIOD 332 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 1505 // 200k=1333 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 166 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 4.5 // 10Bits Reg 0-1023 #elif (MOD100KHZ_UD) #define EPWM1_PERIOD 300 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 1667 // 200k=1333 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 150 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 1 // 10Bits Reg 0-1023 #elif (MOD100_5KHZ_UD) #define EPWM1_PERIOD 299 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 1675 // 200k=476 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 149 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 5 // 10Bits Reg 0-1023 #elif (MOD150KHZ_UD) #define EPWM1_PERIOD 200 // 200k=153 100k=300 50k=611 20k=1524



#define N_SAMPLES 2500 // 200k=476 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 100 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 2 // 10Bits Reg 0-1023 #elif (MOD200KHZ_UD) #define EPWM1_PERIOD 150 // 200k=153 100k=300 50k=611 20k=1524 #define N_SAMPLES 278 // 200k=476 100k=1429 50k=833 20k=333 #define EPWM1_CICLO 75 // 200k=76 100k=151 50k=302 20k=764 #define EPWM1_DELAY 10 // 10Bits Reg 0-1023 #endif

C. Anexo: Esquemáticos

En esta sección se presentan los esquemáticos de las tres PCB fabricadas para la

presente Tesis realizados en el Software de diseño KiCad, es de aclarar que los archivos

de: esquemáticos, y Gerbers de fabricación se encuentran en el repositorio de la Tesis

que se accede a través del siguiente enlace.

https://drive.google.com/drive/folders/1a9QsqNLvcYhzmfIbF_A9JXbYFIixz5Sg?usp=shari

ng

Los esquemáticos se realizaron de forma Modular, uno por cada tarjeta de inversor





Esquemático de las tarjetas de: Potencia

y Snubber, para el inversor

INV-SI-MOSFET

C. Anexo: Esquemáticos 195



INV-SIC-MOSFET





INV-GAN-MOSFET

D. Anexo: Protocolo de pruebas del MOSFET

En esta sección se muestra un protocolo de pruebas desarrollado en la ejecución de esta

Tesis, para lograr medir en los inversores el comportamiento de los transistores tipo

MOSFET de: Silicio, Carburo de Silicio y Nitruro de Galio, los parámetros que se

utilizaron para las pruebas se nombran como:

𝐷𝐶_𝐵𝑈𝑆 → La tensión DC con la que se va a alimentar el puente del inversor.

𝐹𝑠𝑤→ La frecuencia de la señal SPWM con la que se van a conmutar los transistores.

𝑃𝑊𝑀 𝑦 𝑃𝑊𝑀 → Las señales de SPWM a la salida del driver.

𝐸𝑃𝑊𝑀_𝐷𝐸𝐿𝐴𝑌 → El tiempo muerto entre estas dos señales 𝑃𝑊𝑀 𝑦 𝑃𝑊𝑀 .

𝑅𝐿𝑂𝐴𝐷→ La resistencia de carga a la salida del puente completo del inversor.

𝑄1, 𝑄2→MOSFET superior izquierdo y MOSFET inferior izquierdo (respectivamente).

𝑄3, 𝑄4→MOSFET superior derecho y MOSFET inferior derecho (respectivamente).

Las pruebas de funcionamiento de los MOSFET se realizaron por separado, iniciando

con bajos niveles de tensión en el 𝐷𝐶_𝐵𝑈𝑆 y a baja frecuencia de conmutación 𝐹𝑠𝑤.

A continuación, se detalla el método como se tomaron las muestras de la tensión 𝑉𝑑𝑠 y

corriente 𝐼𝑑 de cada MOSFET en el circuito de puente completo, según el diseño de los

esquemáticos mostrados en la

Figura 4-16, para esto hubo que hacer la medida de cada MOSFET por separado de la

siguiente manera:



CONFIGURACIÓN DESCRIPCIÓN DE LA MEDIDA

Para el MOSFET superior Izquierdo Q1: La tensión 𝑉𝑑𝑠[𝑄1]

se medirá con la sonda del canal 1 (CH1), Y con la misma

posición de las tierras para medir la corriente 𝐼𝑑[𝑄1] se utiliza

la sonda del canal (CH2) invirtiendo su señal, esta mostrará

la tensión que cae por la resistencia censora donde

𝑅𝑠𝑒𝑛𝑠𝑒 = 0.01Ω, esta tensión se multiplica por la resistencia

para obtener la corriente en drain 𝐼𝑑[𝑄1].

Para el MOSFET Inferior Izquierdo Q2: La tensión 𝑉𝑑𝑠[𝑄2] se

medirá con la sonda del canal 1 (CH1) invirtiendo su señal.

Y con la misma posición de las tierras para medir la

corriente 𝐼𝑑[𝑄2] se utiliza la sonda del canal (CH2) sobre la

resistencia censora donde 𝑅𝑠𝑒𝑛𝑠𝑒 = 0.01Ω, donde esta

tensión se multiplica por la resistencia para obtener la

corriente en drain 𝑑[𝑄2].

Para el MOSFET superior derecho Q3: La tensión 𝑉𝑑𝑠[𝑄3] se

medirá con la sonda del canal 1 (CH1), Y con la misma

posición de las tierras para medir la corriente 𝐼𝑑[𝑄3] se utiliza

la sonda del canal (CH2) invirtiendo su señal, esta mostrará

la tensión que cae por la resistencia censora donde

𝑅𝑠𝑒𝑛𝑠𝑒 = 0.01Ω, esta tensión se multiplica por la resistencia

para obtener la corriente en drain 𝐼𝑑[𝑄3].

Para el MOSFET inferior derecho Q4: La tensión 𝑉𝑑𝑠[𝑄4] se

medirá con la sonda del canal 1 (CH1) invirtiendo su señal.

Y con la misma posición de las tierras para medir la

corriente 𝐼𝑑[𝑄4] se utiliza la sonda del canal (CH2) sobre la

resistencia censora donde 𝑅𝑠𝑒𝑛𝑠𝑒 = 0.01Ω, donde esta

tensión se multiplica por la resistencia para obtener la

corriente en drain 𝐼𝑑[𝑄2].

[Fuente: Autor]

Bibliografía

A. Cervera, M. E.-Y. (March 2015). A High-Efficiency Resonant Switched Capacitor Converter With

Continuous Conversion Ratio. IEEE Transactions on Power Electronics, vol. 30, no.

3(10.1109/TPEL.2014.2317758.), pp. 1373-1382.

Amidon Inc. (s.f.). Ferritas material tipo 77. Obtenido de www.amidoncorp.com

Baker, B. C. (2003). Noise source in applications using capacitive coupled isalated amplifiers. Burr-

Brown / Application Bulletin, AB-047, 5,6.

Baker, R. (2010). CMOS Circuit Design, Layout, and Simulation, Third Edition,. Wiley-IEEE.

Recuperado el 6 de 1 de 2021, de http://worldcat.org/isbn/978-0-470-88132-3

Cooper, T. K. (2014). FUNDAMENTALS OF SILICON CARBIDE TECHNOLOGY. Singapure: John Wiley

& Sons Singapore Pte. Ltd.

E. Serban, C. P. (2019). Modulation Effects on Power-Loss and Leakage in three-phase Solar

Inverter. IEEE TRANSACTIONS ON ENERGY CONVERSION, vol. 34, no. 1, pp. 339-350.

doi:10.1109/TEC.2018.2879217

Energy Start. (2020). Program Requirements for Computers, Rev. 6.4.2. Recuperado el 2020, de

https://www.energystar.gov/sites/default/files/specs//private/Computers_Program_Req

uirements.pdf

FCT, M. . (2020). D-Sub High Density Connectors 9P MALE CRIMP DSUB . Obtenido de

https://www.mouser.com/new/molex/fct-in-flight-connectors/

GaN Systems. (2020). GS66508T_650V Enhancement Mode GaN Transistor. Obtenido de

https://gansystems.com/gan-transistors/gs66508t/

GaN Systems. (2020). Thermal Design for Packaged GaNPX® Devices. Obtenido de

http://gansystems.com/wp-content/uploads/2020/11/GN002-Thermal-Design-for-

GaNPX-Packaged-Devices-Rev-201127.pdf

Godignon, J. M. (2012). Wide BandGap Semiconductor Devices for Power Electrónics. Automatika

Vol. 53 No. 2, 2012., 4. Obtenido de https://hrcak.srce.hr/84008

Gutt, H.-J. a. (1998). Definition of power density as a general utilization factor of electrical

machines. . Euro. Trans. Electr. Power, ( doi: 10.1002 / etep. 4450080414), 8: 305–308.



Infineon Technologies AG. (2020). Half-Bridge gate Drivers IC. Obtenido de

https://www.infineon.com/cms/en/product/power/gate-driver-ics/ir2214ss/

Keith Billings, T. M. (2011). Switchmode Power Supply (Handbook) (Vol. Thirtd Edition). United

States: Mc Graw Hill.

Kimoto, T. (2014). Progress and Future Challenges of Silicon Carbide devices for integreted

circuits. IEEE(978-1-4799-328-3-14), 1-2.

Muhammad H., R. (2011). Power Electronics Handbook, Thrid Edition. Oxford UK: Elsevier.

Ned Moham, T. U. (2009). Electrónica de Potencia: Convertidores, aplicaciones y Diseño (Vol.

Tercera Edicion). Mexico: Mc Graw Hill.

Niehenke, 1. E. (2015). The Evolution of Transistors for Power Amplifiers: 1947 to Today. United

States: IEEE . doi:978-1-4799-8275-2

Ordonez Martin, E. G. (2018). Power Electronics and renewable Energy . Obtenido de University of

British Columbia: https://www.martinordonez.com/publications

Pomona Electronics. (s.f.). Banana Jack, panel mount, tin-plated. Obtenido de

https://www.pomonaelectronics.com/products/hardware/banana-jack-panel-mount-tin-

plated

Rashid, M. (2011). Electronics Handbooh devices, circuits, and applications (Vol. Third Edition).

Oxford UK: Elsevier Inc.

Raymond S. Pengelly, S. M. (2012). Review of GaN on SiC High Electron-Mobility Power

Transistors and MMICs. IEEE Transactions on Microwave Theory and Techniques, 60(6), 1.

Robert W. Erickson, D. M. (2004). Fundamentas of Power Electronics. New York: Kluwer Academic

Plenum Publishers.

Rodríguez, J. M. (2011). Tecnologías de Semiconductores GaN y SiC. (M. d. España, Ed.) Sistema

de observación y prospectiva tecnológica SOPT(08), Figuras de Merito Página 65.

ROHM Semiconductor. (2014). SiC Power Devices and Modules. Recuperado el 2019, de

https://www.rohm.com/search/application-notes

ROHM Semiconductor. (2020). Silicon-carbide (SiC) MOSFET - SCT2080KE. Obtenido de

https://www.rohm.com/products/sic-power-devices/sic-mosfet/sct2080ke-product

Sam, Y.-B. (2012). Modeling and Analysis of the Current Source Characteristics. IEEE.

Silicon Labs. (2020). Si822x/3x Automotive Isolated Gate Drivers. Obtenido de

https://www.silabs.com/isolation/isolated-gate-drivers/si822x-3x-automotive-isolated-

gate-drivers

Silicon Labs. (2020). Si827x Automotive Isolated Gate Drivers. Obtenido de

https://www.silabs.com/isolation/isolated-gate-drivers/si827x-automotive-isolated-gate-

drivers

Bibliografía 201

Silicon Labs. (s.f.). AN486: High-Side Bootstrap Design Using. (Isolated Gate Drivers) Recuperado

el 2020, de https://www.silabs.com/documents/public/application-notes/AN486.pdf

SINGH, U. K. (2008). Semiconductor Device Physics. Dordrecht Netherland: Springer.

T. Wu, C. C. (2009). Power loss analysis of grid connection photovoltaic systems. IEEE,

International Conference on Power Electronics and Drive Systems (PEDS), 326-331.

doi:10.1109/PEDS.2009.5385738

TEKTRONIX INC. (12 de 2020). How Double Pulse Test Works. Obtenido de

https://www.tek.com/power-efficiency/double-pulse-testing

Tsunenobu Kimoto, J. C. (2014). FUNDAMENTALS OF SILICON CARBIDE TECHNOLOGY. Solaris

South Tower, Singapore: John Wiley & Sons Singapore Pte. Ltd.

Vishay. (2020). IRFP350 PRODUCT INFORMATION. Obtenido de

https://www.vishay.com/product?docid=91225&tab=documents

VISHAY INTERTECHNOLOGY. (26 de 07 de 2013). AC Film Capacitors in Connection with the Mains.

Obtenido de https://www.vishay.com/docs/28153/anaccaps.pdf

Wilmar Martinez, P. G. (2014). Efficiency Optimization of a Single Phase Boost Converter for

electric Vehicle Applications. IEEE(978-1-4799-4032-5), 2.3.

Tesis Maestria - Repositorio Universidad Nacional

Documents

Transcript of Tesis Maestria - Repositorio Universidad Nacional