BAB 3

DPLL KOMPONEN DAN TEKNOLOGI

The Detektor Tahap lingkaran lters dan VCOs adalah komponen utama dalam desain berbasis PLL Perangkat ini dapat diimplementasikan dengan menggunakan beberapa di Erent bentuk dengan menggunakan beberapa di Teknologi berbeda-beda Sebagian besar persyaratan teknis sebuah aplikasi yang mengontrol proses desain biasanya membatasi pemilihan komponen ini yang dapat digunakan dalam desain tertentu Beberapa metode umum memilih ini komponen berdasarkan kation tertentu yang disediakan untuk desain dibahas dalam bab ini

31 Tahap Detector

Banyak di Jenis erent dari Detektor Tahap telah digunakan dalam PLLs desain Beberapa detektor fase menerima masukan sinusoidal dan beroperasi seperti jenis multiplier analog detektor fasa dan lain didasarkan pada mekanisme switching dan menerima sinyal digital Setiap jenis fase detektor memiliki kelebihan dan kelemahan Forexample jenis multiplier dari fase detektor memberikan kinerja yang memadai bahkan ketika sinyal input berisik dan PD sekuensial kadang-kadang lebih baik karena mereka dapat dibuat untuk mendeteksi kedua fase dan frekuensi di Perbedaan-perbedaan Umumnya frekuensi PLL berdasarkan desain synthesizer logika sekuensial PD digunakan sebagai sinyal input 21 kurang bising Ada tiga digital PD utama yang digunakan untuk aplikasi sintesis frekuensi adalah sebagai berikut

Tahap Frekuensi detecto

EXOR Tahap Detector

JK ip op PD

311 Tahap dan Frekuensi Detector

Tahap detektor frekuensi ternyata menjadi yang terbaik di antara semua PD Ini o Ers sebuah tarik-dalam jangkauan terbatas yang menjamin akuisisi DPLL bahkan di bawah kondisi operasi yang terburuk Sebuah diagram skematik dari detektor fasa frekuensi ditunjukkan pada Gambar 31

Pengoperasian sirkuit ini didasarkan pada dua tipe-D ip ops dan sederhana DAN gateEach ip op memiliki input kabel tinggi Dalam kondisi ini ip-op dengan output Q rendah akan transisi ke tinggi di tepi terbit berikutnya jam input Juga jika seperti transisi masukan terjadi ketika Q tinggi maka tidak akan ada perubahan di negara ip op Sebuah sinyal tinggi pada masukan reset akan memaksa Q rendah segera setelah sinyal reset diterapkan Akhirnya tinggi logis pada kedua output Q menyebabkan ulang dari kedua ip opsIni menghasilkan dua output yang tidak melengkapi satu sama lain Hasil sinyal tidak hanya tergantung pada kesalahan fase e tetapi juga pada frekuensi kesalahan = A1048576 B Jika frekuensi A input A kurang dari frekuensi B input B maka PD menghasilkan pulsa positif pada QA output sementara QB tetap nol

Hal yang sama berlaku untuk kasus lain ketika A B pulsa positif muncul di QB dan QA tetap nol Lebar pulsa adalah sama dengan fase di Selisih antara dua input seperti yang ditunjukkan pada Gambar 33 Jika A = B maka tidak ada pulsa muncul di salah QA atau QB Dengan demikian nilai rata-rata dari QA 1048576 QB sebanding dengan frekuensi atau fase di Selisih antara input di A dan B Output QA dan QB yang usuallycalled sebagai sinyal UP dan DOWN Tergantung pada operasi menggambarkan di atas PFD dapat di salah satu dari empat negara

UP = 0 DN = 0

UP = 0 DN = 1

UP = 1 DN = 0

UP = 1 DN = 1

Negara keempat dicegah dengan menambahkan sebuah gerbang NAND tambahan di sirkuit Jadi sirkuit tetap di sisa tiga negara saja Mari kita menetapkan nomor untuk

berbagai negara sebagai berikut

UP = 0 DN = 0 | negara 2

UP = 0 DN = 1 | negara 0

UP = 1 DN = 0 | negara 1

Untuk menghindari ketergantungan output pada siklus tugas dari input sirkuit harus mesin sekuensial tepi-dipicu Sehingga sirkuit akan mengubah negara hanya pada tepi naik dari transisi di masukan A dan B A diagram negara meringkas operasi ditunjukkan dalam Gambar 32

Gambar 32 PFD Negara Diagram

Keadaan PFD ditentukan oleh tepi transisi positif pada input A dan B seperti yang ditunjukkan dalam diagram negara Jika PFD dalam keadaan 0 maka transisi

pada A akan mengambil sirkuit untuk negara 1 di mana Negara nilai QA = 1 dan QB = 0 sirkuit tetap dalam keadaan ini sampai transisition positif terjadi pada input B dan PFD kembali ke negara 0 Transisi dari nol negara untuk State2 sama seperti transisi dari 0 ke 1 negara Satu-satunya di Erence adalah bahwa aa transisi positif pada B terjadi bukan di A

Gambar 33 Output dari PFD)

Berdasarkan keterangan ini dari rangkaian mudah untuk melihat bahwa Gambar 31 adalah perangkat logika tiga negara Negara di mana kedua QA dan QB tinggi tidak stabil dan tidak termasuk dalam Gambar 32 karena menghasilkan sinyal yang ulang kedua ip ops Pada Gambar 31 output QA dan QB adalah UP dan DN output masing-masing Alasan di balik nomenklatur ini berasal dari bagaimana output ini digunakan di sebagian besar aplikasi sering QA dan QB yang digunakan untuk menggerakkan sirkuit mirip dengan yang digambarkan dalam Gambar 34

Gambar 34 sirkuit output untuk digunakan dengan fase frekuensi detektor

Dalam Gambar ini setiap bidang e Ect transistor (FET) bertindak sebagai saklar sederhana yang menutup ketika input pergi tinggi Oleh karena itu terminal umum untuk kedua FET pergi tinggi ketika QA pergi tinggi dan itu didasarkan ketika QB pergi tinggi Dalam kebanyakan aplikasi QA tinggi menyebabkan loop lter untuk mengintegrasikan beberapa Ip saat ini Ini menghasilkan kontrol tegangan VCO yang membunuh osilasi dalam arah yang benar Karena operasi ini sirkuit digambarkan dalam Gambar 34 adalah bagian dari apa yang disebut biaya pompa Ini akan dipelajari pada bagian 33

Sinyal Id demikian fungsi logis dari negara PFD Ketika PFD dalam keadaan 1 Id harus positif dan ketika PFD dalam keadaan 2 Id harus negatif Untuk negara o Id akan menjadi nol Secara teoritis Id adalah sinyal terner [1] Jika kita plot sinyal Id rata vs kesalahan fase E kita mendapatkan fungsi gigi gergaji seperti yang ditunjukkan pada Gambar 35

Gambar 35 Plot dari output PFD rata signalId vs kesalahan fase e)

Kurva linear antara 10485762 2 dan kemudian mengulangi setiap 2 Jika fase kesalahan E melebihi 2 PFD berperilaku seolah-olah kesalahan fase diputar kembali ke nol Oleh

karena itu kurva periodik dengan periode 2 Dari Gambar 35 gain dari PFD dapat dihitung dan diberikan di bawah ini

Selanjutnya jika frekuensi input I lebih besar daripada frekuensi output

o ini menunjukkan bahwa pada input A lebih transisi terjadi dibandingkan dengan masukan B Dalam situasi ini output negara PFD akan matikan hanya antara negara o dan 1 tapi tidak akan pernah masuk ke negara 2 Jika i gtgt o kemudian PFD akan tetap dalam keadaan 1 sebagian besar waktu Ketika I lt O PFD matikan antara negara negara 2 dan 0 dan jika I ltlt O maka akan tetap dalam keadaan 2 sebagian besar waktu Oleh karena itu kita dapat menyimpulkan bahwa rata-rata keluaran signalvd dari PFD bervariasi monoton dengan frekuensi kesalahan = I 1048576 O ketika DPLL dalam pelacakan atau out-of-loack modus Karena dapat mendeteksi kedua fase dan frekuensi kesalahan antara sinyal input ini adalah salah satu untuk digunakan dalam sintesis aplikasi frekuensi terbaik

312 Kinerja PFD

Toolbox Simulink MATLAB digunakan untuk mensimulasikan model PFD Model ini sho Kinerja PFD adalah seperti yang diharapkan

Dalam Gambar 37 frekuensi pada input A dan B dari PFD yang sama tapi A mengarah B dan karena itu pulsa muncul pada output

Gambar 37 Hasil PFD SIMULINK

Gambar 38 simulasi PFD UP

Dalam Gambar 38 input B mengarah A dan frekuensi pada input B lebih besar dari A dan pulsa muncul pada output DN dan lebar yang coressponding ke di Selisih antara input belakangnya Dengan demikian PFD dirancang beroperasi seperti yang dirancang

Pengoperasian sirkuit ini didasarkan pada dua tipe-D ip ops dan sederhana DAN gateEach ip op memiliki input kabel tinggi Dalam kondisi ini ip-op dengan output Q rendah akan transisi ke tinggi di tepi terbit berikutnya jam input Juga jika seperti transisi masukan terjadi ketika Q tinggi maka tidak akan ada perubahan di negara ip op Sebuah sinyal tinggi pada masukan reset akan memaksa Q rendah segera setelah sinyal reset diterapkan Akhirnya tinggi logis pada kedua output Q menyebabkan ulang dari kedua ip opsIni menghasilkan dua output yang tidak melengkapi satu sama lain Hasil sinyal tidak hanya tergantung pada kesalahan fase e tetapi juga pada frekuensi kesalahan = A1048576 B Jika frekuensi A input A kurang dari frekuensi B input B maka PD menghasilkan pulsa positif pada QA output sementara QB tetap nol

Hal yang sama berlaku untuk kasus lain ketika A B pulsa positif muncul di QB dan QA tetap nol Lebar pulsa adalah sama dengan fase di Selisih antara dua input seperti yang ditunjukkan pada Gambar 33 Jika A = B maka tidak ada pulsa muncul di salah QA atau QB Dengan demikian nilai rata-rata dari QA 1048576 QB sebanding dengan frekuensi atau fase di Selisih antara input di A dan B Output QA dan QB yang usuallycalled sebagai sinyal UP dan DOWN Tergantung pada operasi menggambarkan di atas PFD dapat di salah satu dari empat negara

UP = 0 DN = 0

UP = 0 DN = 1

UP = 1 DN = 0

UP = 1 DN = 1

Negara keempat dicegah dengan menambahkan sebuah gerbang NAND tambahan di sirkuit Jadi sirkuit tetap di sisa tiga negara saja Mari kita menetapkan nomor untuk

berbagai negara sebagai berikut

UP = 0 DN = 0 | negara 2

UP = 0 DN = 1 | negara 0

UP = 1 DN = 0 | negara 1

Untuk menghindari ketergantungan output pada siklus tugas dari input sirkuit harus mesin sekuensial tepi-dipicu Sehingga sirkuit akan mengubah negara hanya pada tepi naik dari transisi di masukan A dan B A diagram negara meringkas operasi ditunjukkan dalam Gambar 32

Gambar 32 PFD Negara Diagram

Keadaan PFD ditentukan oleh tepi transisi positif pada input A dan B seperti yang ditunjukkan dalam diagram negara Jika PFD dalam keadaan 0 maka transisi

pada A akan mengambil sirkuit untuk negara 1 di mana Negara nilai QA = 1 dan QB = 0 sirkuit tetap dalam keadaan ini sampai transisition positif terjadi pada input B dan PFD kembali ke negara 0 Transisi dari nol negara untuk State2 sama seperti transisi dari 0 ke 1 negara Satu-satunya di Erence adalah bahwa aa transisi positif pada B terjadi bukan di A

Gambar 33 Output dari PFD)

Berdasarkan keterangan ini dari rangkaian mudah untuk melihat bahwa Gambar 31 adalah perangkat logika tiga negara Negara di mana kedua QA dan QB tinggi tidak stabil dan tidak termasuk dalam Gambar 32 karena menghasilkan sinyal yang ulang kedua ip ops Pada Gambar 31 output QA dan QB adalah UP dan DN output masing-masing Alasan di balik nomenklatur ini berasal dari bagaimana output ini digunakan di sebagian besar aplikasi sering QA dan QB yang digunakan untuk menggerakkan sirkuit mirip dengan yang digambarkan dalam Gambar 34

Gambar 34 sirkuit output untuk digunakan dengan fase frekuensi detektor

Dalam Gambar ini setiap bidang e Ect transistor (FET) bertindak sebagai saklar sederhana yang menutup ketika input pergi tinggi Oleh karena itu terminal umum untuk kedua FET pergi tinggi ketika QA pergi tinggi dan itu didasarkan ketika QB pergi tinggi Dalam kebanyakan aplikasi QA tinggi menyebabkan loop lter untuk mengintegrasikan beberapa Ip saat ini Ini menghasilkan kontrol tegangan VCO yang membunuh osilasi dalam arah yang benar Karena operasi ini sirkuit digambarkan dalam Gambar 34 adalah bagian dari apa yang disebut biaya pompa Ini akan dipelajari pada bagian 33

Sinyal Id demikian fungsi logis dari negara PFD Ketika PFD dalam keadaan 1 Id harus positif dan ketika PFD dalam keadaan 2 Id harus negatif Untuk negara o Id akan menjadi nol Secara teoritis Id adalah sinyal terner [1] Jika kita plot sinyal Id rata vs kesalahan fase E kita mendapatkan fungsi gigi gergaji seperti yang ditunjukkan pada Gambar 35

Gambar 35 Plot dari output PFD rata signalId vs kesalahan fase e)

Kurva linear antara 10485762 2 dan kemudian mengulangi setiap 2 Jika fase kesalahan E melebihi 2 PFD berperilaku seolah-olah kesalahan fase diputar kembali ke nol Oleh

karena itu kurva periodik dengan periode 2 Dari Gambar 35 gain dari PFD dapat dihitung dan diberikan di bawah ini

Selanjutnya jika frekuensi input I lebih besar daripada frekuensi output

o ini menunjukkan bahwa pada input A lebih transisi terjadi dibandingkan dengan masukan B Dalam situasi ini output negara PFD akan matikan hanya antara negara o dan 1 tapi tidak akan pernah masuk ke negara 2 Jika i gtgt o kemudian PFD akan tetap dalam keadaan 1 sebagian besar waktu Ketika I lt O PFD matikan antara negara negara 2 dan 0 dan jika I ltlt O maka akan tetap dalam keadaan 2 sebagian besar waktu Oleh karena itu kita dapat menyimpulkan bahwa rata-rata keluaran signalvd dari PFD bervariasi monoton dengan frekuensi kesalahan = I 1048576 O ketika DPLL dalam pelacakan atau out-of-loack modus Karena dapat mendeteksi kedua fase dan frekuensi kesalahan antara sinyal input ini adalah salah satu untuk digunakan dalam sintesis aplikasi frekuensi terbaik

312 Kinerja PFD

Toolbox Simulink MATLAB digunakan untuk mensimulasikan model PFD Model ini sho Kinerja PFD adalah seperti yang diharapkan

Dalam Gambar 37 frekuensi pada input A dan B dari PFD yang sama tapi A mengarah B dan karena itu pulsa muncul pada output

Gambar 37 Hasil PFD SIMULINK

Gambar 38 simulasi PFD UP

Dalam Gambar 38 input B mengarah A dan frekuensi pada input B lebih besar dari A dan pulsa muncul pada output DN dan lebar yang coressponding ke di Selisih antara input belakangnya Dengan demikian PFD dirancang beroperasi seperti yang dirancang

Gambar 32 PFD Negara Diagram

Keadaan PFD ditentukan oleh tepi transisi positif pada input A dan B seperti yang ditunjukkan dalam diagram negara Jika PFD dalam keadaan 0 maka transisi

pada A akan mengambil sirkuit untuk negara 1 di mana Negara nilai QA = 1 dan QB = 0 sirkuit tetap dalam keadaan ini sampai transisition positif terjadi pada input B dan PFD kembali ke negara 0 Transisi dari nol negara untuk State2 sama seperti transisi dari 0 ke 1 negara Satu-satunya di Erence adalah bahwa aa transisi positif pada B terjadi bukan di A

Gambar 33 Output dari PFD)

Berdasarkan keterangan ini dari rangkaian mudah untuk melihat bahwa Gambar 31 adalah perangkat logika tiga negara Negara di mana kedua QA dan QB tinggi tidak stabil dan tidak termasuk dalam Gambar 32 karena menghasilkan sinyal yang ulang kedua ip ops Pada Gambar 31 output QA dan QB adalah UP dan DN output masing-masing Alasan di balik nomenklatur ini berasal dari bagaimana output ini digunakan di sebagian besar aplikasi sering QA dan QB yang digunakan untuk menggerakkan sirkuit mirip dengan yang digambarkan dalam Gambar 34

Gambar 34 sirkuit output untuk digunakan dengan fase frekuensi detektor

Dalam Gambar ini setiap bidang e Ect transistor (FET) bertindak sebagai saklar sederhana yang menutup ketika input pergi tinggi Oleh karena itu terminal umum untuk kedua FET pergi tinggi ketika QA pergi tinggi dan itu didasarkan ketika QB pergi tinggi Dalam kebanyakan aplikasi QA tinggi menyebabkan loop lter untuk mengintegrasikan beberapa Ip saat ini Ini menghasilkan kontrol tegangan VCO yang membunuh osilasi dalam arah yang benar Karena operasi ini sirkuit digambarkan dalam Gambar 34 adalah bagian dari apa yang disebut biaya pompa Ini akan dipelajari pada bagian 33

Sinyal Id demikian fungsi logis dari negara PFD Ketika PFD dalam keadaan 1 Id harus positif dan ketika PFD dalam keadaan 2 Id harus negatif Untuk negara o Id akan menjadi nol Secara teoritis Id adalah sinyal terner [1] Jika kita plot sinyal Id rata vs kesalahan fase E kita mendapatkan fungsi gigi gergaji seperti yang ditunjukkan pada Gambar 35

Gambar 35 Plot dari output PFD rata signalId vs kesalahan fase e)

Kurva linear antara 10485762 2 dan kemudian mengulangi setiap 2 Jika fase kesalahan E melebihi 2 PFD berperilaku seolah-olah kesalahan fase diputar kembali ke nol Oleh

karena itu kurva periodik dengan periode 2 Dari Gambar 35 gain dari PFD dapat dihitung dan diberikan di bawah ini

Selanjutnya jika frekuensi input I lebih besar daripada frekuensi output

o ini menunjukkan bahwa pada input A lebih transisi terjadi dibandingkan dengan masukan B Dalam situasi ini output negara PFD akan matikan hanya antara negara o dan 1 tapi tidak akan pernah masuk ke negara 2 Jika i gtgt o kemudian PFD akan tetap dalam keadaan 1 sebagian besar waktu Ketika I lt O PFD matikan antara negara negara 2 dan 0 dan jika I ltlt O maka akan tetap dalam keadaan 2 sebagian besar waktu Oleh karena itu kita dapat menyimpulkan bahwa rata-rata keluaran signalvd dari PFD bervariasi monoton dengan frekuensi kesalahan = I 1048576 O ketika DPLL dalam pelacakan atau out-of-loack modus Karena dapat mendeteksi kedua fase dan frekuensi kesalahan antara sinyal input ini adalah salah satu untuk digunakan dalam sintesis aplikasi frekuensi terbaik

312 Kinerja PFD

Toolbox Simulink MATLAB digunakan untuk mensimulasikan model PFD Model ini sho Kinerja PFD adalah seperti yang diharapkan

Dalam Gambar 37 frekuensi pada input A dan B dari PFD yang sama tapi A mengarah B dan karena itu pulsa muncul pada output

Gambar 37 Hasil PFD SIMULINK

Gambar 38 simulasi PFD UP

Dalam Gambar 38 input B mengarah A dan frekuensi pada input B lebih besar dari A dan pulsa muncul pada output DN dan lebar yang coressponding ke di Selisih antara input belakangnya Dengan demikian PFD dirancang beroperasi seperti yang dirancang

Gambar 34 sirkuit output untuk digunakan dengan fase frekuensi detektor

Dalam Gambar ini setiap bidang e Ect transistor (FET) bertindak sebagai saklar sederhana yang menutup ketika input pergi tinggi Oleh karena itu terminal umum untuk kedua FET pergi tinggi ketika QA pergi tinggi dan itu didasarkan ketika QB pergi tinggi Dalam kebanyakan aplikasi QA tinggi menyebabkan loop lter untuk mengintegrasikan beberapa Ip saat ini Ini menghasilkan kontrol tegangan VCO yang membunuh osilasi dalam arah yang benar Karena operasi ini sirkuit digambarkan dalam Gambar 34 adalah bagian dari apa yang disebut biaya pompa Ini akan dipelajari pada bagian 33

Sinyal Id demikian fungsi logis dari negara PFD Ketika PFD dalam keadaan 1 Id harus positif dan ketika PFD dalam keadaan 2 Id harus negatif Untuk negara o Id akan menjadi nol Secara teoritis Id adalah sinyal terner [1] Jika kita plot sinyal Id rata vs kesalahan fase E kita mendapatkan fungsi gigi gergaji seperti yang ditunjukkan pada Gambar 35

Gambar 35 Plot dari output PFD rata signalId vs kesalahan fase e)

Kurva linear antara 10485762 2 dan kemudian mengulangi setiap 2 Jika fase kesalahan E melebihi 2 PFD berperilaku seolah-olah kesalahan fase diputar kembali ke nol Oleh

karena itu kurva periodik dengan periode 2 Dari Gambar 35 gain dari PFD dapat dihitung dan diberikan di bawah ini

Selanjutnya jika frekuensi input I lebih besar daripada frekuensi output

o ini menunjukkan bahwa pada input A lebih transisi terjadi dibandingkan dengan masukan B Dalam situasi ini output negara PFD akan matikan hanya antara negara o dan 1 tapi tidak akan pernah masuk ke negara 2 Jika i gtgt o kemudian PFD akan tetap dalam keadaan 1 sebagian besar waktu Ketika I lt O PFD matikan antara negara negara 2 dan 0 dan jika I ltlt O maka akan tetap dalam keadaan 2 sebagian besar waktu Oleh karena itu kita dapat menyimpulkan bahwa rata-rata keluaran signalvd dari PFD bervariasi monoton dengan frekuensi kesalahan = I 1048576 O ketika DPLL dalam pelacakan atau out-of-loack modus Karena dapat mendeteksi kedua fase dan frekuensi kesalahan antara sinyal input ini adalah salah satu untuk digunakan dalam sintesis aplikasi frekuensi terbaik

312 Kinerja PFD

Toolbox Simulink MATLAB digunakan untuk mensimulasikan model PFD Model ini sho Kinerja PFD adalah seperti yang diharapkan

Dalam Gambar 37 frekuensi pada input A dan B dari PFD yang sama tapi A mengarah B dan karena itu pulsa muncul pada output

Gambar 37 Hasil PFD SIMULINK

Gambar 38 simulasi PFD UP

Dalam Gambar 38 input B mengarah A dan frekuensi pada input B lebih besar dari A dan pulsa muncul pada output DN dan lebar yang coressponding ke di Selisih antara input belakangnya Dengan demikian PFD dirancang beroperasi seperti yang dirancang

karena itu kurva periodik dengan periode 2 Dari Gambar 35 gain dari PFD dapat dihitung dan diberikan di bawah ini

Selanjutnya jika frekuensi input I lebih besar daripada frekuensi output

o ini menunjukkan bahwa pada input A lebih transisi terjadi dibandingkan dengan masukan B Dalam situasi ini output negara PFD akan matikan hanya antara negara o dan 1 tapi tidak akan pernah masuk ke negara 2 Jika i gtgt o kemudian PFD akan tetap dalam keadaan 1 sebagian besar waktu Ketika I lt O PFD matikan antara negara negara 2 dan 0 dan jika I ltlt O maka akan tetap dalam keadaan 2 sebagian besar waktu Oleh karena itu kita dapat menyimpulkan bahwa rata-rata keluaran signalvd dari PFD bervariasi monoton dengan frekuensi kesalahan = I 1048576 O ketika DPLL dalam pelacakan atau out-of-loack modus Karena dapat mendeteksi kedua fase dan frekuensi kesalahan antara sinyal input ini adalah salah satu untuk digunakan dalam sintesis aplikasi frekuensi terbaik

312 Kinerja PFD

Toolbox Simulink MATLAB digunakan untuk mensimulasikan model PFD Model ini sho Kinerja PFD adalah seperti yang diharapkan

Dalam Gambar 37 frekuensi pada input A dan B dari PFD yang sama tapi A mengarah B dan karena itu pulsa muncul pada output

Gambar 37 Hasil PFD SIMULINK

Gambar 38 simulasi PFD UP

Dalam Gambar 38 input B mengarah A dan frekuensi pada input B lebih besar dari A dan pulsa muncul pada output DN dan lebar yang coressponding ke di Selisih antara input belakangnya Dengan demikian PFD dirancang beroperasi seperti yang dirancang

Gambar 38 simulasi PFD UP

Dalam Gambar 38 input B mengarah A dan frekuensi pada input B lebih besar dari A dan pulsa muncul pada output DN dan lebar yang coressponding ke di Selisih antara input belakangnya Dengan demikian PFD dirancang beroperasi seperti yang dirancang