Abstrak—Makalah ini memaparkan implementasi dan hasil

pengujian akuisisi data radar FMCW dengan mangasumsikan

sinyal generator sebagai sinyal masukan dari radar FMCW.

Penggunaan SoCKit Evaluation Board sebagai media

implementasi dilakukan dengan memanfaatkan FPGA dan

HPS yang berbasis ARM. Dengan fleksibilitas FPGA yang

tinggi, implementasi control unit yang terdiri dari frequency

divider dan trigger serta ekspansi bit dilakukan di dalamnya.

Kepraktisan mikroprosesor ARM dimanfaatkan pula untuk

melakukan operasi FFT dengan menggunakan library FFTW3,

yaitu sebuah library yang dikembangkan untuk mikroprosesor

embedded system. Implementasi frequency divider dan trigger

dilakukan dengan memanfaatkan counter . Manipulasi data

pada ekspansi bit dilakukan untuk mempermudah akuisisi

data dari FPGA ke HPS. FFT berhasil diimplementasikan

pada ARM menggunakan library FFTW3.

Kata kunci—FMCW, FFT, FPGA dan HPS

I. PENDAHULUAN

Gambar 1. Diagram Blok Radar FMCW

Radar FMCW merupakan radar yang memancarkan

gelombang mikro dari FM transmitter secara kontinyu yang

stabil dimodulasikan secara frekuensi dengan suatu

gelombang frekuensi rendah dengan periode tertentu melalui

antenna (lihat Gambar 1). Karena keluaran dari hasil

penggabungan sinyal yang dipancarkan dan diterima masih

berupa sinyal analog, informasi dan data yang diberikan

oleh radar tidak dapat diterima secara langsung. Oleh karena

itu dibutuhkan sistem akuisisi data yang mampu

mengakuisisi data sesuai dengan karakteristik input yang

diterima dari radar.

Pada makalah ini akan dibahas desain dan implementasi

diagram blok sistem akuisisi data, yaitu ekspansi bit,

frequency divider, trigger, dan FFT. Pada Gambar 2

menunjukkan proses implementasi ekspansi bit, frequency

divider dan trigger dilakukan di FPGA. Sedangkan FFT

dilakukan di HPS yang berbasis ARM Cortex A9.

Gambar 2. Diagram Blok Sistem Akuisisi Data

II. STUDI PUSTAKA

A. FPGA

Salah satu bagian dari SoCKit, yaitu Field Programmable

Gate Array (FPGA) yang merupakan sebuah sirkuit digital

terintegrasi yang tak jarang digunakan untuk

mengimplementasikan rancangan rangkaian digital karena

memiliki kemampuan pemrosesan data yang sangat cepat,

serta rendah dalam konsumsi daya. Interkoneksi gerbang

logika yang dimiliki FPGA mampu dikonfigurasikan satu

sama lainnya. FPGA digunakan untuk melakukan proses

komputasi dari alogritma integrasi numerik yang memiliki

performa yang sangat baik serta kemampuan yang tinggi

dalam melakukan integrasi gerbang-gerbang logika. Pada

makalah akan dibahas implementasi dengan menggunakan

Altera Cyclone V dengan bahasa Verilog dan atau VHDL.

B. Hard Processor System

Altera memproduksi SoC FPGA, Pada SoCKit Evaluation

Board yang digunakan terdapat bagian yang disebut dengan

Hard Processor System yang diintegrasikan dengan FPGA

melalui satu perangkat. Basis HPS yang digunakan, yakni

ARM-Cortex A9 yang merupakan mikroprocessor 32-bit

dengan arsitektur ARMv7-A yang menyediakan 4 cache-

coherent core, beserta NEON SIMD.

C. Fast Fourier Transformation

Fast Fourier Transformation adalah suatu algoritma untuk

menghitung transformasi Fourier diskrit (DFT) dengan cepat

dan efisien daripada harus menghitung satu persatu point

dari serangkaian data yang masuk. Transformasi Fourier

Diskrit ditunjukkan pada persamaan (1)

Ahmad Thariq Suherman1, Arif Sasongko 2, Ratna Indra Wijaya3, Dean Corio4

Program Studi Teknik Elektro

Jurusan Sains, Institut Teknologi Sumatera

Jatiagung, Indonesia

ahmadthariq@gmail.com1, asasongko@stei.itb.ac.id2, ratna.indrawijaya@lipi.go.id3 , dean.corio@itera.ac.id4

Desain dan Implementasi Control Unit dan Fast Fourier

Transformation Menggunakan Library FFTW3 untuk

Sistem Akuisisi Data Radar FMCW pada Kapal Feri

𝑋𝑘 = ∑ 𝑥𝑛𝑒−2𝜋𝑖𝑁

𝑛𝑘 𝑘 = 0, … , 𝑁 − 1

𝑁−1

𝑛=0

Ketika menghitung deret Fourier secara langsung , kita

memerlukan operasi aritmatika sebanyak 𝑂(𝑁2). Sedangkan

algoritma FFT hanya memerlukan operasi sebanyak

𝑂(𝑁 𝑙𝑜𝑔 N) untuk menghitung jumlah deret yang sama.

Akan dipergunakan library FFT yang dikembangkan oleh

FFTW3 3.3.6 , yaitu sebuah library subrutin dalam bahasa C

untuk menghitung Transformasi Fourier Diskrit dalam

dimensi satu atau lebih, beragam ukuran input, baik data real

dan kompleks. FFTW3 dikembangkan dari tahun ke tahun

untuk bermacam-macam bahasa dan arsitektur mesin, serta

optimalisasi algoritma dan alokasi memori yang akan

dipergunakan untuk operasi FFT.

III. SPESIFIKASI DAN IMPLEMENTASI

Pada pengimplementasian Control Unit dan ekspansi bit

dilakukan pada FPGA menggunakan bahasa Verilog dan

VHDL. Sedangkan FFT diimplementasikan pada HPS, yaitu

ARM Cortex-A9 dengan menggunakan bahasa C.

Tabel 1. Spesifikasi Control Unit

Blok Control Unit

Fungsi Frequency Divider :

- Sebagai pembagi clock sumber menjadi

frekuensi sampling.

- Clock untuk trigger

Trigger :

- Mengatur laju penulisan data pada FIFO

Input Frequency divider :

Frekuensi clock 50 MHz

Trigger :

Clock berfrekuensi 1.041 MHz

Output Frequency divider :

Clock frekuensi 2.083 MHz dan 1.041 MHz

Trigger :

Falling edge trigger pulse.

Berdasarkan spesifikasi pada Tabel 2. Dibuat diagram alir

frequency divider (Gambar 3) dan trigger (Gambar 4).

Gambar 3. Diagram Alir Frequency Divider

Gambar 4. Diagram Alir Trigger

Tabel 3. Spesifikasi ekspansi bit

Blok Ekspansi Bit

Fungsi Untuk mempermudah akuisisi data pada modul

yang lain, tanpa mengubah informasi yang ada.

Input 1 data dengan lebar 14 bit

Output l data dengan lebar 16 bit

Berdasarkan spesifikasi pada Tabel 2. Dibuatlah diagram

alir seperti pada Gambar 5.

Gambar 5. Diagram Alir Frequency Divider

Tabel 4. Spesifikasi Fast Fourier Transformation

Blok FFT

Fungsi Memberikan informasi berupa frekuensi yang

terukur dari sekuens data yang keluar dari modul

FIFO.

Input 128 data dengan lebar data 32 bit (float), domain

waktu

Output 128 data dengan lebar data 32 bit (float), domain

frekuensi

Berdasarkan spesifikasi pada Tabel 3, Diagram alir yang

sesuai dengan penggunaan library FFTW3 seperti pada

Gambar 6.

Gambar 6. Diagram Alir FFT dengan library FFTW3

IV. SIMULASI & HASIL PENGUJIAN

A. Frequency Divider

(a)

(b)

Gambar 7. Hasil simulasi Modelsim. (a) Frequency divider 6, (b)

Frequency divider 8.

Gambar 8. Keluaran Frequency divider pada SignalTap Analyzer

II

4. Input dari frequency divider adalah clock internal FPGA

dengan frekuensi 50 MHz. Output yang diinginkan dari

modul frequency divider adalah clock dengan frekuensi

2.0833 MHz (sinyal clk_out) dan 1.0416 MHz (sinyal

sync_out). Maka frequency divider harus mampu

membagi sebesar 50 MHz/2.083 MHz = 24 untuk l

clk_out serta 50 MHz/1.0416 MHz = 48 untuk sinyal

sync_out.

5. Agar lebih mudah dalam implementasi, frequency divider

dibagi menjadi 2 bagian, yaitu frequency divider 6 yang

membagi frekuensi input sebesar 6, dan frequency divider 8

yang membagi frekuensi input sebesar 4 atau 8.

6. Dari hasil simulasi pada Gambar 7. (a) terlihat bahwa

algoritma frequency divider 6 sudah benar karena frekuensi

output sudah berhasil didapat sebesar (frekuensi input)/6.

Hal ini terlihat dari panjang satu gelombang output sama

dengan panjang enam gelombang input.

7. Dari hasil simulasi pada Gambar 7. (b) terlihat bahwa

algoritma frequency divider 8 sudah benar karena Frekuensi

output sudah berhasil didapat, yaitu clk_out sebesar

frekuensi input/4, dan sync_out sebesar frekuensi input/8.

Hal ini terlihat dari panjang gelombang. Panjang satu

gelombang clk_out sama dengan panjang empat

gelombang input. Panjang satu gelombang sync_out

sama dengan panjang delapan gelombang input.

8. Maka, hasil dari simulasi menunjukkan bahwa clk_out

memiliki frekuensi sebesar 50/(6*4) = 2.0833 MHz dan

sync_out memiliki frekuensi sebesar 50/(6*8) = 1.0416

MHz.

9. Kemudian, frequency divider diperiksa kembali setelah

diimplementasikan pada board. Pemeriksaan dilakukan

menggunakan SignalTap Analyzer, dan terlihat pada

Gambar 8. Dari gambar tersebut terlihat kembali bahwa

panjang satu gelombang clk_out sama dengan panjang 24

gelombang input 50 MHz. Panjang satu gelombang

sync_out sama dengan panjang 48 gelombang input 50

MHz.

10. Maka, hasil pemeriksaan SignalTap Analyzer II

membuktikan bahwa frequency divider telah bekerja dengan

benar, dan memiliki output berupa clock dengan frekuensi

2.0833 MHz dan 1.0416 MHz.

B. Trigger

Trigger dipergunakan pada saat guard time. Sinyal radar

yang saat ini diasumsikan dengan menggunakan generator

sinyal. Berdasarkan persamaan di bawah ini didapatkan

jumlah data yang tidak akan dimasukkan ke FIFO selama

selama guard time berlangsung.

𝐷𝑎𝑡𝑎 𝑙𝑜𝑠𝑠 =𝑡𝑔𝑢𝑎𝑟𝑑 𝑡𝑖𝑚𝑒

𝑡𝑃𝑅𝐼

× 𝑡𝑟𝑖𝑔𝑔𝑒𝑟 𝑐𝑙𝑜𝑐𝑘

hasil simulasi timing diagram dari trigger seperti pada

Gambar 9 .

(a)

(b)

Gambar 9. Hasil Simulasi Modelsim pada Modul Trigger

Pada simulasi tersebut trigger akan mengatur write_en

data pada FIFO ketika counter dari submodul tersebut

mencapai 1025 sampai 1041. Selama counter 1025

mencapai 1041 berarti akan mengubah write_en pada

FIFO menjadi 0, selama hal tersebut terjadi akan ada 16 data

yang tidak akan dimasukkan ke dalam FIFO sebelum

write_en akan diubah kembali menjadi 1. Karena clock

dari trigger dua kali lebih lambat dari clock FIFO ini berarti

akan ada kurang lebih 32 data yang tidak dimasukkan

selama 2052 data yang akan masuk ke dalam FIFO.

(a)

(b)

Gambar 10. Hasil keluaran trigger pada SignalTap Analyzer II

Pengujian trigger pada SignalTap Analyzer II, Gambar 10

(a) merupakan kondisi yang sesuai dengan simulasi

menggunakan modelsim. Jadi, submodul trigger yang telah

diimplementasikan sudah bekerja dengan benar.

C. Ekspansi Bit

Untuk kemudahan dalam mengakuisisi data dari FPGA ke

HPS maka diperlukan penambahan bit untuk tiap channel

yang digunakan sebesar 2 bit pada LSB. Seperti ilustrasi

pada Gambar 11.

Gambar 11. Ilustrasi Penambahan 2 Bit LSB

Penambahan 2 bit pada LSB bisa dilakukan jika dan hanya

jika sampling sinyal dari awal dilakukan dalam mode two’s

complement untuk menghindari perubahan nilai dari data

yang masuk.

Gambar 12. Hasil penambahan bit LSB pada SignalTap Analyzer

II

Pada Gambar 12, penambahan 2 bit LSB ini menyebabkan

naiknya nilai 4 kali lipat. Pada pengujian menggunakan

SignalTap Analyzer II, secara konsisten tiap-tiap data yang

ditambahkan bit-nya naik menjadi 4 kali lipat dan sebanding

untuk semua data yang masuk sehingga tidak perlu

dikhawatirkan terjadinya error yang mengubah informasi

mengenai frekuensi yang diukur.

D. Fast Fourier Transformation

Pada pengujian submodul FFT dilakukan dengan tipe data

float (32 bit), sedangkan tipe data yang masuk ke dalam

HPS adalah tipe data short integer 16 bit sehingga perlu

dilakukan operasi data input dengan tipe data float yang

akan menghasilkan tipe data float tanpa mengubah nilai dari

data input. Hal ini dilakukan karena submodul FFT yang

digunakan adalah single precision data, yakni tipe data float.

Pada uji coba yang dilakukan, sinyal generator yang

digunakan merupakan sinyal sinusoid dengan frekuensi 100

KHz dan 500 KHz. Untuk mengetahui frekuensi yang

diukur perlu dicari resolusi terlebih dahulu dengan

persamaan di bawah.

𝑅𝑒𝑠𝑜𝑙𝑢𝑠𝑖 =1

𝑓𝑓𝑡 𝑝𝑜𝑖𝑛𝑡×

𝑓𝑚𝑎𝑥

2

Setelah mendapatkan resolusi dari FFT bisa diketahui

frekuensi yang diukur dengan cara mengalikan resolusi yang

diperoleh dengan data ke-n yang magnitudonya paling

tinggi. Untuk uji coba ini digunakan FFT 128/2 poin

sehingga resolusi yang didapatkan adalah

𝑅𝑒𝑠𝑜𝑙𝑢𝑠𝑖 =1

64×

1,041 𝑀𝐻𝑧

2= 16,265 𝐾𝐻𝑧

Dari resolusi tersebut dan data ke n untuk magnituda

maksimum didapatkan.

𝐹𝑟𝑒𝑘𝑢𝑒𝑛𝑠𝑖 = 𝑛𝑚𝑎𝑥 × 𝑟𝑒𝑠𝑜𝑙𝑢𝑠𝑖

Hasil pengujian FFT 128 point.

(a)

0

20

40

60

80

1 4 7 10 13 16 19 22 25 28 31

(b)

Gambar 13. Hasil FFT 128/2. (a) input 100KHz, (b) input 500

KHz

Beradasarkan resolusi yang sudah didapatkan dan nilai

maksimum global data ke-n pada jumlah n data sesuai

dengan tabel data lampiran 1. untuk frekuensi 100 KHz

magnitudo tertinggi ada pada data ke-8, berarti frekuensi

yang terukur adalah 130,125 KHz, sedangkan untuk 500

KHz ada pada data ke-32, yang berarti frekuensi terukur

adalah 520 kHz baik pada submodul FFT dan MATLAB.

Dari pengujian tersebut membuktikan bahwa yang

digunakan telah benar. Selain itu semakin tinggi poin FFT

yang digunakan, maka semakin kecil resolusi dan

pengukuran frekuensi semakin akurat.

V. KESIMPULAN

Pada makalah yang telah disajikan dapat disimpulkan bahwa

penggunaan counter pada trigger dan frequency divider

dapat diimplementasikan dengan baik pada FPGA SoC.

Ekspansi bit pada LSB bit sederhana dapat dilakukan pada

FPGA apabila sistem bekerja dengan tipe two’s

complement. Begitu juga dengan FFT yang menggunakan

library FFTW3 sesuai dengan arsitektur ARM Cortex-A9

sehingga dapat mengoperasikan FFT dengan akurat

tergantung dari berapa banyak poin FFT yang dioperasikan.

VI. REFERENSI

[1] Oppenheim. 1989. Discrete-Time Signal Processing.

New Jersey. Prentice Hall

[2] Suto, Kyohei , & Sumantyo, J.T Sri. Development SAR

Base-Band Signal Processor Using FPGA and On-Board

PC. IEEE. Pp 672-675.

[3] Matteo Frigo and Steven G. Johnson, “The Design and

Implementation of FFTW3,” Proceedings of the IEEE 93

(2), 216-231 (2005).

[4] Hyun, Eugin, & Kim, Sang-Dong. FPGA Based Signal

Processing Module Design and Implementation for FMCW

Vehicle Radar Systems.

[5] Kreyszig, Erwin. 2015. Advanced Engineeering

Mathematics. New Jersey. Wiley.

0

20

40

60

80

1 6 11 16 21 26 31 36 41 46 51 56 61

LAMPIRAN I

MATLAB Submodul

n Frekuensi (KHz)

n Frekuensi (KHz)

n Frekuensi (KHz)

n Frekuensi (KHz)

100 500 100 500 100 500 100 500

1 8,8918 0,631 33 1,6537 15,8974 1 8,8918 0,631 33 1,6537 15,8974

2 5,3994 1,2969 34 1,8878 8,6261 2 5,3994 1,2969 34 1,8878 8,6261

3 10,6667 1,3133 35 2,0141 5,6723 3 10,6667 1,3133 35 2,0141 5,6723

4 13,4075 1,3248 36 1,5110 4,1187 4 13,4075 1,3248 36 1,5110 4,1187

5 10,326 1,3874 37 2,1802 3,2455 5 10,326 1,3874 37 2,1802 3,2455

6 44,1450 1,444 38 1,1302 2,7873 6 44,1450 1,444 38 1,1302 2,7873

7 11,0531 1,5113 39 2,1964 2,6227 7 11,0531 1,5113 39 2,1964 2,6227

8 60,2495 1,6177 40 0,7814 2,5725 8 60,2495 1,6177 40 0,7814 2,5725

9 9,6264 1,7282 41 2,1682 2,6618 9 9,6264 1,7282 41 2,1682 2,6618

10 16,3859 1,8377 42 0,9154 2,6880 10 16,3859 1,8377 42 0,9154 2,6880

11 8,7449 1,9546 43 1,9999 2,7120 11 8,7449 1,9546 43 1,9999 2,7120

12 7,8102 2,0591 44 1,1905 2,7266 12 7,8102 2,0591 44 1,1905 2,7266

13 7,9051 2,1407 45 1,8162 2,66 13 7,9051 2,1407 45 1,8162 2,66

14 3,9021 2,2393 46 1,3995 2,579 14 3,9021 2,2393 46 1,3995 2,579

15 6,8088 2,2627 47 1,4176 2,4598 15 6,8088 2,2627 47 1,4176 2,4598

16 1,9085 2,2899 48 1,6665 2,2534 16 1,9085 2,2899 48 1,6665 2,2534

17 5,8001 2,2658 49 1,0346 2,0205 17 5,8001 2,2658 49 1,0346 2,0205

18 1,7146 2,1749 50 1,866 1,7354 18 1,7146 2,1749 50 1,866 1,7354

19 4,813 2,0492 51 0,8155 1,439 19 4,813 2,0492 51 0,8155 1,439

20 2,2746 1,8723 52 1,8849 1,1126 20 2,2746 1,8723 52 1,8849 1,1126

21 3,7017 1,5955 53 0,6004 0,7585 21 3,7017 1,5955 53 0,6004 0,7585

22 2,7825 1,2436 54 1,8201 0,3960 22 2,7825 1,2436 54 1,8201 0,3960

23 2,7032 0,8398 55 0,897 0,1644 23 2,7032 0,8398 55 0,897 0,1644

24 3,1051 0,3202 56 1,8087 0,419 24 3,1051 0,3202 56 1,8087 0,419

25 1,8952 0,3655 57 1,1313 0,7040 25 1,8952 0,3655 57 1,1313 0,7040

26 3,1942 1,1885 58 1,5434 1,0575 26 3,1942 1,1885 58 1,5434 1,0575

27 1,172 2,2766 59 1,1959 1,3475 27 1,172 2,2766 59 1,1959 1,3475

28 3,0595 3,7870 60 1,092 1,6174 28 3,0595 3,7870 60 1,092 1,6174

29 1,0381 6,1671 61 1,5834 1,8308 29 1,0381 6,1671 61 1,5834 1,8308

30 2,8252 10,8967 62 0,9531 2,0258 30 2,8252 10,8967 62 0,9531 2,0258

31 1,3068 27,7354 63 1,7619 2,1526 31 1,3068 27,7354 63 1,7619 2,1526

32 2,4297 73,2666 64 0,695 2,2455 32 2,4297 73,2666 64 0,695 2,2455