TSK505-2012-Kuliah#12-HDL Rangkaian Sekuensial · Rangkaian Sekuensial Sinkron @2012,Didik Widianto...

HDL RangkaianSekuensialSinkron

@2012,Eko DidikWidianto

HDL ElemenPenyimpan: Latchdan Flip-flop

HDL Register danPencacah

HDL FSM Moore

HDL Rangkaian Sekuensial SinkronTKC-305 - Sistem Digital Lanjut

Eko Didik Widianto

Sistem Komputer - Universitas Diponegoro

Tentang Kuliah

� HDL elemen dan rangkaian sekuensial

� Modul flip-flop� Modul latch� Modul register� Modul register geser� Desain HDL untuk FSM Moore dan Mealy� Modul counter: up dan down, asinkron dan sinkron,

counter dengan paralel load� Simulasi desain





HDL FSM Moore

Kompetensi Dasar

� Kompetensi dasar yang diharapkan, setelah mempelajari babini, mahasiswa akan mampu untuk:

� [C5] memprogram modul Verilog untuk flip-flop, latch,register register geser dan pencacah sinkron/asinkron

� [C6] mensimulasikan modul-modul tersebut� [C6] membuat modul-modul HDL tersintesis untuk counter

dengan fungsi serupa dengan IC seri 74xx danmensimulasikannya

� Referensi:

1. Bab 8: Stephen Brown and Zvonko Vranesic,Fundamentals of Digital Logic with Verilog/VHDL, 2ndEdition, McGraw-Hill, 2005

2. Sumber-sumber lain dari internet





HDL FSM Moore

Bahasan

HDL Elemen Penyimpan: Latch dan Flip-flopLatch SR (Set-Reset)Latch SR TergerbangLatch D (Data)Flip-flop D (Data)Flip-Flop D dengan Preset dan ClearFlip-flop T (Toggle)Flip-flop JK

HDL Register dan PencacahRegister Data n-bitRegister GeserRegister Geser dengan Akses ParalelPencacah Sinkron Naik/TurunPencacah Sinkron dengan Enable dan ClearPencacah dengan Load Paralel

HDL FSM MooreRangkaian Deteksi Urutan Bit 11Pencacah 8-bit Up/Down dengan Reset dan Preset



HDL ElemenPenyimpan: Latchdan Flip-flopLatch SR (Set-Reset)

Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)

Flip-Flop D dengan Presetdan Clear

Flip-flop T (Toggle)

Flip-flop JK


HDL FSM Moore

BahasanHDL Elemen Penyimpan: Latch dan Flip-flop

Latch SR (Set-Reset)Latch SR TergerbangLatch D (Data)Flip-flop D (Data)Flip-Flop D dengan Preset dan ClearFlip-flop T (Toggle)Flip-flop JK






Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Latch SR DasarRangkaian dan Tabel Karakteristik




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Analisis Latch SR Dasar

� Inisial, nilai Qa = 0 dan Qb = 1. State tetap sampai t2karena S = R = 0

� Saat t2, nilai S=1 menyebabkan Qb = 0 dan kemudian menyebababkanQa = 1. State tetap sampai t4 karena S = R = 0

� Saat t4, nilai R=1 menyebabkan Qa = 0 dan kemudian menyebababkanQb = 1

� Saat t5, nilai S=1 memaksa Qb = 0 dan saat t6, nilai S=0 nilai Qbkembali ke 1. State tetap sampai t8

� Saat t8, nilai S=1 menyebabkan Qb = 0 dan Qa = 1

� Saat t9, nilai R=1 memaksa Qa = 0

� Saat t10, nilai R=0 dan S=0 bersamaan, memaksa Qa = Qb = 1

� Tapi nilaiQa = Qb = 1 memaksaQa = Qb = 0 (osilasi) →kondisirace




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Kode HDL Latch SR DasarSecara Struktural Menggunakan Rangkaian

��

��

��

��

��

��

��

��

��Latihan: simulasikan kode di atas!




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Kode HDL Latch SR DasarSecara Perilaku Menggunakan Tabel Karakteristik

��

��

��

��

��

��

��

��

��

��

��

��

��

Latihan: simulasikan kode di atas!




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore








Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Latch SR Tergerbang (Gated Latch SR)Rangkaian, Tabel Karakteristik

� Diberikan sinyal kontrol ke latch SR dasar agar dapat mengubahstate-nya

� Saat tidak aktif, apapun nilai R dan S tidak akan mempengaruhistate atau keluaran

� Sinyal Clk digunakan sebagai pengontrol latch




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Gated SR LatchRangkaian dengan Gerbang NAND

� Gerbang NAND memerlukan transistor lebih sedikitdaripada gerbang AND




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Gated SR LatchDiagram Pewaktuan

� Latch set (Q=1) saat S=1, R=0 dan Clk=1

� Latch reset (Q=0) saat R=1, S=0 dan Clk=1

� Keadaan saat S=R=1 dihindari, menyebabkankeluaran undefined




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Kode HDL Gated SR Latch

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��





Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore








Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Gated D (Data) LatchSimbol, Tabel Karakteristik dan Diagram Pewaktuan

� Mempunyai sebuah masukan data, D

� Tidak akan terjadi kondisi race seperti latch RS

� Selama Clk=1 dapat terjadi lebih dari 1 perubahanstate. Contoh di t3




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Gated D (Data) LatchKode HDL

��

��

��

��

��

��

� � ��

��

��

� � ��

��

��

��





Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore








Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Edge-triggered Flip-flopPositive-edge dan Negative-edge D Flip-flop

� Dua tipe rangkaian:

� positive-edge triggered D flip-flop

� rangkaian merespon di transisi positif sinyal clock

� negative-edge triggered D flip-flop

� rangkaian merespon di transisi negatif sinyal clock




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Kode HDL D Flip-Flop

(Positive-Edge-Triggered)

� Nilai keluaran Q = D saat transisi naik sinyal clock

� sensitivitas menggunakan posedge sinyal clock

��

��

��

��

��

� � ��

��

��





Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Kode HDL D Flip-Flop

(Negative-Edge-Triggered)

� Nilai keluaran Q = D saat transisi turun sinyal clock

� sensitivitas menggunakan negedge sinyal clock

��

��

��

��

��

� � ��

��

��





Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Membandingkan Elemen Penyimpan DataLatch, Positive-edge DFF dan Negative-edge DFF




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore








Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Masukan Preset dan Clear� Diinginkan untuk mengeset keluaran flip-flop (Q = 1) atau

meng-clear-kannya (Q = 0)

� Flip-flop umumnya mempunyai masukan preset dan clear� Input ini asinkron (tidak tergantung dari sinyal clock)

� Keluaran Q berubah seketika saat preset atau clear aktif

� Contoh aplikasi di rangkaian pencacah n bit

� Dibuat dengan n buah flip-flip� Untuk mereset ke nilai awal digunakan clear dan mengeset

ke nilai tertinggi dengan preset

posedge triggered DFF negedge triggered DFF

� Jika Preset = 0, keluaran Q = 1

� Jika Clear = 0, keluaran Q = 0




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Kode HDL DFF dengan Preset dan Clear

(Asinkron)

� Masukan Preset dan Clear akan membuat keluaranQ = 1 dan Q = 0 seketika

��

��

��

��

��

� � ��

��

��

��

� � ��

��

��

� � ��

��

��

��





Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

D Flip-Flop dengan Clear Sinkron

� Flip-flop beroperasi normal saat masukan Clear = 1

� Jika Clear=0, maka di transisi positif clockberikutnya, keluaran flip-flop Q = 0




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

DFF dengan Preset dan Clear Sinkron

� Masukan Preset dan Clear akan dijalankan sinkronterhadap sinyal clock

��

��

��

��

��

� � ��

� � ��

��

� � ��

��

��

��





Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore








Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Flip-flop T (Toggle)Rangkaian, Tabel Karakteristik dan Diagram Pewaktuan

� Menggunakan sebuah posedge D flip-flop dan rangkaian logikauntuk mendrive masukannya

� Feedback membuat sinyal masukan D sama dengan nilai Qatau Q di bawah kontrol sinyal T

� Saat T = 1 → state berubah dan keluaran rangkaian’toggle’ (berubah dari 0->1 atau 1->0)

� Saat T = 0 → state dan keluaran rangkaian tetap




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

T (Toggle) Flip-FlopKode HDL (Positive-edge Triggered)

� Perilaku TFF

� Q =!Q saat T = 1, Q = Q saat T = 0

��

��

��

��

��

��

��

��

��

��

��

��





Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore








Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Flip-flop JK

� Flip-flop JK dapat diturunkan dari flip-flop D, denganmenggunakan 2 masukan J dan K, sehinggaD = JQ + KQ

� Flip-flop JK mengkombinasikan perilaku flip-flop SR danflip-flop T

� J = S dan K = R untuk semua nilai, kecuali untukJ = K = 1 (flip-flop SR)

� Jika J=K=1, flip-flop men-toggle statenya sepertiflip-flop T




Latch SR Tergerbang

Latch D (Data)

Flip-flop D (Data)



Flip-flop JK


HDL FSM Moore

Flip-Flop JKKode HDL (Positive-edge Triggered)

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��





HDL Register danPencacahRegister Data n-bit

Register Geser

Register Geser dengan

Akses Paralel

Pencacah SinkronNaik/Turun

Pencacah Sinkron denganEnable dan Clear

Pencacah dengan Load

Paralel

HDL FSM Moore









Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Register Data

� Sebuah flip-flop dapatmenyimpan 1 bit data

� Register n-bit tersusunatas n buah flip-flip Duntuk menyimpan n-bitdata

� Sinyal clock digunakansecara bersama olehtiap flip-flop dalamsebuah register





Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Kode HDL Register Data 4-bitKode HDL Secara Struktural

� Menggunakan modul DFF yang telah dibuatsebelumnya

��

��

��

��

��

��

��

��

��






Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Kode HDL Register Data 4-bitKode HDL Secara Perilaku

� Nilai keluaran Q(n) = D(n) saat transisi naik sinyalclock

� sensitivitas menggunakan posedge sinyal clock

��

��

��

��

��

� � ��

��

��

��






Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Register Data 4-bit dengan Preset dan Clear

Sinkron� Masukan Preset dan Clear akan dijalankan sinkron terhadap

sinyal clock

��

��

��

��

��

��

��

� � ��

��

� � ��

��

� � ��

��

��

��

Latihan:

� Simulasikan kode di atas!� Gunakan kontrol kondisional case untuk HDL di atas! (case

lebih cepat daripada if-then-else)





Register Geser


Akses Paralel




Paralel

HDL FSM Moore





Register Geser� Merupakan register yang dapat menggeser isinya sejauh 1 bit

perclock

� Bisa geser ke kanan atau ke kiri atau kedua arah (dengantambahan masukan kontrol)

� Contoh: register 4-bit geser kiri (dari LSB digeser ke MSB)

In Q1 Q2 Q3 Q4 Ket

t0 1 0 0 0 0

t1 0 1 0 0 0 clock 1

t2 1 0 1 0 0 clock 2

t3 1 1 0 1 0 clock 3

t4 1 1 1 0 1 clock 4

t5 0 1 1 1 0 clock 5

t6 0 0 1 1 1 clock 6

t7 0 0 0 1 1 clock 7

� Di t4, data masukan serial 4-bit ditampilkan di keluaran tiapflip-flop secara berurutan





Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Kode HDL Register Geser Kiri 4-bitProgram Struktural

� Menggunakan 4 buah DFF yang tersusun sepertidiagram di atas

� Data masukan digeser dari LSB ke arah MSB

��

��

��

��

��

��

��

��

��

��

��

��

��






Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Kode HDL Register Geser Kiri 4-bitProgram Perilaku

� Data masukan digeser dari LSB ke arah MSB

��

��

��

��

��

��

� � ��

��

��

��

��

Latihan:

� Simulasikan kode di atas!

� Buat kode HDL untuk register geser kanan 4-bit!





Register Geser


Akses Paralel




Paralel

HDL FSM Moore









Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Register Geser dengan Akses ParalelRangkaian / Struktur

� Saat Shift/Load = 0, data paralel akan dikeluarkan secaraserial di Q0 mulai dari LSB sampai MSB

� Disebut sebagai konversi data parallel-ke-serial

� Saat Shift/Load = 1, data masukan paralel baru dikeluarkansecara paralel di Q[3 : 0] setelah transisi clock





Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Kode HDL Register Geser Dengan Akses

ParalelProgram Perilaku untuk Register 4-bit

� Data masukan digeser dari MSB ke arah LSB

��

��

��

��

��

��

��

��

��

��

��

��





Register Geser


Akses Paralel




Paralel

HDL FSM Moore









Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Pencacah

� Pencacah digunakan di rangkaian aritmatika untukpencacahan

� Rangkaian dapat berupa pencacah naik +1(incremental) maupun turun -1 (decremental)

� Rangkaian counter ini dapat digunakan melakukanbeberapa fungsi, misalnya

� Menghitung kejadian dari suatu kejadian (event)� Membangkitkan interval waktu untuk mengontrolpekerjaan-pekerjaan (task) di sistem digital

� Menghitung waktu mundur antar event





Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Tipe Pencacah

� Pencacah asinkron

� Dibentuk dengan memberikan sinyal clock ke satuflip-flop

� Clock untuk flip-flop berikutnya diperloleh darikeluaran flip-flop sebelumnya

� Respon lambat karena sumber clock ripple dari satutahap ke tahap berikutnya

� Efek ripple serupa dengan rangkaian penjumlahripple-carry (RCA)

� Pencacah sinkron

� Dibentuk dengan memberikan sinyal clock ke semuaflip-flop di waktu yang sama

� Menggunakan sebuah sumber clock tunggal� Mempunyai respon yang lebih cepat daripadapencacah asinkron





Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Diagram Pencacah Sinkron Naik

� Pencacah naik: Q+ = Q + 1

� Q+: keluaran berikutnya setelah transisi clock naik� Q: keluaran saat ini





Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Kode HDL Pencacah Sinkron Naik 4-bitKode Sederhana

� Mencacah naik dari 0 sampai 15 dan berulang

� Diimplementasikan dengan kode sederhana yangdiambil langsung dari perilaku pencacah, belummenggunakan FSM

��

��

��

��

��

� � � � ��

��

��





Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Kode HDL Pencacah Sinkron Naik/Turun 4-bit

� Sebuah masukan kontrol Up/Down harus disertakan

� Jika Up/Down = 0 rangkaian berfungsi sebagaipencacah naik, Q+ = Q + 1

� Jika Up/Down = 1 rangkaian berfungsi sebagaipencacah turun, Q+ = Q − 1

��

��

��

��

��

��

��

��

��





Register Geser


Akses Paralel




Paralel

HDL FSM Moore









Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Sinyal Enable dan Clear

� Kadang diinginkan untuk menon-aktifkan pencacahanatau mereset pencacah (clear) secara asinkron

� Perubahan keluaran terjadi seketika� Memerlukan sinyal kontrol Enable

� Jika Enable=0, maka pencacah tidak aktif dankeluaran diset ke nilai tertinggi

� Pencacah direset ke 0 jika Clear=0 (active-low)





Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Kode HDL Pencacah dengan Enable dan

Clear

� Ditambahkan masukan Enable dan Clear

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��





Register Geser


Akses Paralel




Paralel

HDL FSM Moore









Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Pencacah dengan Load Paralel

� Pencacah biasanya memulai penghitungan dengannilai 0

� Mungkin diinginkan juga, pencacah memulai dengannilai selain 0 (non-zero)

� Perlu menambah rangkaian untuk menyediakankemampuan load paralel

� Masukan kontrol, load, digunakan untuk memilihmode operasi

� Load=0, mode pencacahan� Load=1, mode load nilai baru ke pencacah

� Pemberian nilai baru dilakukan secara sinkronterhadap clock





Register Geser


Akses Paralel




Paralel

HDL FSM Moore

Kode HDL Pencacah dengan Load Paralel

� Ditambahkan masukan load

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��





HDL FSM MooreRangkaian Deteksi UrutanBit 11

Pencacah 8-bit Up/Downdengan Reset dan Preset

HDL Rangkaian FSM Moore

� HDL rangkaian FSM Moore dijabarkan dari diagramatau tabel keadaannya

� Terdiri atas 3 blok kode:

1. Blok current_state_logic : sekuensialKeluaran blok flip-flop D (current_state) yangdikontrol oleh transisi clock naik/turun.

2. Blok next_state_logic: kombinasionalNilai keluaran ditentukan oleh current_state danmasukan

3. Blok output_logic: kombinasionalNilai keluaran ditentukan oleh current_state

� Blok output_logic kadang dimasukkan ke dalam blokcurrent_state_logic

















Rangkaian Sinkron Deteksi Urutan Bit 11

Desain rangkaian sekuensial sinkron yang memenuhispesifikasi berikut:

� Rangkaian mempunyai satu masukan, w, dan satukeluaran, z

� Semua perubahan dalam rangkaian terjadi saattransisi naik dari sinyal clock

� Keluaran z=1 jika masukan w=1 secara berurutanselama 2 clock

� Urutan sinyal masukan dan keluaran berikutmendeskripsikan rangkaian yang diinginkan

Siklus clock t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10

w 0 1 0 1 1 1 0 1 1 0 1

z 0 0 0 0 0 1 1 0 0 1 0

Diagram dan Tabel Keadaan

Present state Next state Y2Y1 Output

y2y1 w=0 w=1 z

00 00 01 0

01 00 10 0

10 00 10 1

11 dd dd d







Kode HDL untuk Deteksi Urutan 11

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��







Kode HDL untuk Deteksi Urutan 11 (Cont’d)

��

��

��

��

��

��

��

��

��







Kode HDL Alternatif

� Menggunakan kontrol casex (variabel bernilai ’x’ sebagai don’tcare)

��

��

��

��

��

��

��

� Simulasikan!







Kode HDL Alternatif 2

� Menggabungkan current_state_logic dan output_logic

��

��

��

��

��

��

� Simulasikan!







Latihan

� HDL untuk rangkaian deteksi 1110

� HDL untuk rangkaian deteksi 0001

















Pencacah 8-Bit Up/Down

� Lebar keluaran dout 8-bit, mampu mencacah dari-128 sampai 127 (jika representasi bilanganbertanda)

� Operasi pencacahan sirkular

� saat reset=1 maka keluaran dout = 0× 00

� saat preset=1 maka keluaran dout = 0× FF

� pencacahan ditrigger oleh transisi naik sinyal clk

� mempunyai 4 mode pencacahan yang ditunjukkandalam tabel berikut:

Mode Operasi Contoh urutan

00 Q+ = Q + 1 0,1,2,3,4,...

01 Q+ = Q + 2 120,122,124,126,-128

10 Q+ = Q − 1 9,7,5,3,1

11 Q+ = Q − 1 2,1,0,-1







Struktur Pencacah 8-Bit

Antarmuka modul pencacah sinkron:

� masukan: reset, preset, clk, mode[1:0]

� keluaran: data_out[7:0]







HDL Pencacah 8-Bit (1)

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��







HDL Pencacah 8-Bit (Cont’d)

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

TSK505-2012-Kuliah#12-HDL Rangkaian Sekuensial · Rangkaian Sekuensial Sinkron @2012,Didik Widianto...

Documents

Transcript of TSK505-2012-Kuliah#12-HDL Rangkaian Sekuensial · Rangkaian Sekuensial Sinkron @2012,Didik Widianto...