7/30/2019 tekdig p4 k27

1/21

BAB V

PERCOBAAN 4

RANGKAIAN MULTIVIBRATOR

5.1 TujuanPercobaan1. Mengidentifikasi dan menyebutkan berbagai macam jenis flip-flop.2. Mampu menunjukkan karakteristik masing-masing flip-flop.3. Mampu menunjukkan perbedaan flip-flop yang satu dengan yang lain

dan mengimplementasikan dalam bentuk rangkaian.

5.2 Alat dan Bahan1. Resistor 1K dan 100 2. Kapasitor 100 nF dan 33nF3. LED4. Jumper5. Protoboard6. Power Supply7. Osiloskop8. IC 7400,IC 7402,IC 7404,IC 7473,IC 7474 ,IC 7414 dan 741229. Pushbutton 4 kaki

7/30/2019 tekdig p4 k27

2/21

5.3 Data Percobaan5.3.1FFRS dengan NAND

Tabel 5.1 Data percobaan rangkaian flip-flop RS dengan NAND

Data Percobaan FlipFlop dengan NAND

Input Output

R S Q

0 0 Nyala Nyala

0 1 Mati Nyala

1 0 Nyala Mati

1 1 Nyala Mati

5.3.2FFRS dengan NORTabel 5.2 Data percobaan rangkaian flip-flop RS dengan NOR

Data Percobaan FlipFlop dengan NOR

Input Output

R S Q

0 0 No change No chonge

0 1 Nyala Mati

1 0 Mati Nyala

1 1 No change No change

7/30/2019 tekdig p4 k27

3/21

5.3.3D FlipFlopTabel 5.3 Data percobaan rangkaian D flip-flop

Input Output

Preset Clear D Q

0 0 0 Nyala Nyala

0 0 1 Nyala Nyala

0 1 0 Nyala Mati

0 1 1 Nyala Mati

1 0 0 Mati Nyala

1 0 1 Mati Nyala

1 1 0 Mati Nyala

1 1 1 Nyala Mati

5.3.4J-K FlipFlopTabel 5.4 Data percobaan rangkaianJK flip-flop

Input Output

J K CLR CLK Q

0 0 0 Mati Nyala

0 1 0 Mati Nyala

1 0 0 Mati Nyala

1 1 0 Mati Nyala

0 0 1 Mati Nyala

0 1 1 Mati Nyala

1 0 1 Nyala Mati

1 1 1 Toogle Toogle

7/30/2019 tekdig p4 k27

4/21

5.3.5Multivibrator AstabilTabel 5.5 Data percobaan rangkaianmultivibratorastabil

R ( Ohm ) C ( nF ) GelombangKeluaran

1K 33 v/div = 1 V

t/div = 10 s

100 33 v/div = 1 V

t/div = 1 s

1K 100 v/div = 1 V

t/div = 20 s

100 100 v/div = 1 V

t/div = 1 s

7/30/2019 tekdig p4 k27

5/21

5.4 Analisis danPembahasan

5.4.1FFRS dengan NANDFlipFlop RS atau SR ( Set Reset ) merupakan dasar dari flip-

flop jenis lain. Flip-flop ini mempunyai 2 masukan: satu disebut S ( SET )

yang dipakai untuk menyetel ( membuat keluaran flip-flop berkeadaan 1)

dan yang lain disebut dengan R ( RESET ) yang dipakai untuk me-reset (

membuat keluaran berkeadaan 0 ). Flip-flop RS dapat dibentuk dari dua

gerbang NOR atau dua gerbang NAND.

Keluaran dari suatu gerbang diumpan-balik kemasukan gerbang

lainnya.Keluaran masing-masing gerbang membentuk keluaran-keluaran

daripada susunan flip-flop RS. Untuk flip-flop yang disusun dari gerbang

NAND, S= 0 menyetel (set) flip-flop dan R= 0 me-reset flip-flop.

Untuk flip-flop RS dengan NAND, kerjanya sama dengan flip-flop

dengan NOR bila tegangan masukan rendah dianggap logik 1 dan

tegangan masukan tinggi dianggap logik 0, artinya bila kita memakai

logika negatif. Jadi table kebenaran untuk flip-flop dengan NAND dengan

logika negative akan tepat sama dengan table kebenaran untuk flip-flop

dengan NOR. Untuk keseragaman uraian, maka yang umum dipakai untuk

menyatakan kerja flip-flop RS adalah table kebenaran untuk rangkaian

NOR.

7/30/2019 tekdig p4 k27

6/21

Gambar 5.1 rangkaian RS flip-flop IC 7400

Gambar 5.2 rangkaian RS flip-flop NAND

Tabel 5.6 Data percobaan rangkaian flip-flop RS dengan NAND

Data PercobaanInput Output

R S Q

0 0 Nyala Nyala

0 1 Mati Nyala

1 0 Nyala Mati

1 1 Nyala Mati

7/30/2019 tekdig p4 k27

7/21

Tabel 5.7 Tabel kebenaran rangkaian FF-RS dengan NAND

Tabel kebenaran

R S Q

0 0 INVALID INVALID

0 1 0 1

1 0 1 0

1 1 NO CHANGE NO CHANGE

Dapat di lihat hasil percobaan sudah sesuai dengan tabel kebenaran

RS flip-flop NAND. Karena keluaran flip-flop sebelum diberi masukan

adalah Q=1 , = 0. Sehingga menjadi keadaan memory saat R dan S

mendapat masukan logika 1 , menjadi keadaan set saat S mendapat

masukan logika 1, menjadi keadaan reset saat R mendapat masukan logika

1 , dan menjadi keadaan invalid saat R dan S mendapat masukan logika 0.

Hasil input dan output flip flop RS NAND dapat dihasilkan

diagram waktu dari flip flop RS NAND sebagai berikut:

Gambar 5.3 Diagram waktu FF-RS dengan NAND

7/30/2019 tekdig p4 k27

8/21

5.4.2 FFRS dengan NORFlip Flop RS atau SR ( Set Reset ) merupakandasardari flip-

flop jenis lain. Flip-flop ini mempunyai 2 masukan: satu disebut S ( SET )

yang dipakai untuk menyetel ( membuat keluaran flip-flop berkeadaan 1)

dan yang lain disebutdengan R ( RESET ) yang dipakai untuk me-reset (

membuat keluaran berkeadaan 0 ). Flip-flop RS dapat dibentuk dari dua

gerbang NOR atau dua gerbang NAND.

Untuk flip-flop dengan NOR, masukan R = S = 0 tidak mengubah

keadaan keluaran, artinya keluaran Q dan Q tetap, ditunjukkan sebagai

Q- dan Q- pada table kebenaran dalam Gambar 6.3. Untuk kombinasi

masukan R=S= 1, yang di-tunjukkan dengan "-" pada pada kolom keluaran

yang bersangkutan, keadaan keluaran tersebut tidak tentu. Ini dapat

diterangkan sebagai berikut: Andaikanlah untuk R= S = 1 keluaran flip-

flop adalah Q= 1. Untuk Q= 1dan S = 1, maka Q = 0. Tetapi karena R = 1,

maka Q juga harus 0 dan ini jelas berlawanan dengan pengandaian

sebelumnya. Kalau diandaikan Q = 0, maka juga Q = 0 yang berarti

bertentangan dengan sifat flip-flop. Karena itu, untuk flip-flop RS

kombinasi masukan R = S = 1 dilarang (tabu).

Gambar 5.4 rangkaian RS flip-flop IC 7400

7/30/2019 tekdig p4 k27

9/21

Gambar 5.5 rangkaian RS flip-flop NOR

Tabel 5.8 Data percobaanrangkaian flip-flop RS dengan NOR

Input Output

R S Q

0 0 Mati Nyala

0 1 Nyala Mati

1 0 Mati Nyala

1 1 Mati Mati

Tabel 5.9 Tabel kebenaran rangkaian FF-RS dengan NOR

Tabel kebenaran

R S Q

0 0 NO CHANGE NO CHANGE

0 1 1 0

1 0 0 1

1 1 NO CHANGE NO CHANGE

Dapat di lihat hasil percobaan sudah sesuai dengan tabel kebenaran

RS flip-flop NOR. Karena keluaran flip-flop sebelum diberi masukan

adalah Q=0 , Q= 1. Sehingga menjadi keadaan memory saat R dan S

mendapat masukan logika 0 , menjadi keadaan set saat R mendapat

masukan logika 1, menjadi keadaan reset saat S mendapat masukan logika

1 , dan menjadi keadaan illegal saat R dan S mendapat masukan logika 1.

7/30/2019 tekdig p4 k27

10/21

Hasil input dan output flip flop RS NAND dapat dihasilkan

diagram waktu dari flip flop RS NOR sebagai berikut:

Gambar 5.7 Diagram waktu FF-RS dengan NOR

7/30/2019 tekdig p4 k27

11/21

5.4.3D FlipFlopD Flip-Flop memiliki 1 input yang disebut D (Data) serta 2 output

yang disebut Q dan Q. Pada dasarnya D flip-flop diperoleh dari SR flip-flop yang salah satu inputnya didapat dengan mengkomplemenkan input

yang lain yaitu menambahkan satu gerbang NOT pada masukan.

Prinsip kerja dari D Flip-flop adalah berapapun nilai yang

diberikan pada input D akan dikeluarkan dengan nilai yang sama pada

output Q. D Flip-Flop diaplikasikan pada rangkaian-rangkaian yang

memerlukan penyimpanan data sementara sebelum diproses berikutnya.

Salah satu contoh IC D Flip-flop adalah 74LS75, yang mempunyai input

Asinkron.

Gambar 5.8 Rangkaian D Flip-Flop dengan IC

Gambar 5.9 Rangkaian D flip-flop dengan gerbang NAND

7/30/2019 tekdig p4 k27

12/21

Tabel 5.10 Data percobaanrangkaian D flip-flop

Input Output

Preset Clear D Q

0 0 0 Nyala Nyala

0 0 1 Nyala Nyala

0 1 0 Nyala Mati

0 1 1 Nyala Mati

1 0 0 Mati Nyala

1 0 1 Mati Nyala

1 1 0 Mati Nyala

1 1 1 Nyala Mati

Tabel 5.11 Tabel kebeneran rangkaian D flip-flop

Input Output

Preset Clear Clk D Q

0 0 X X INV INV

1 0 X X 0 1

0 1 X X 1 0

1 1 1 1 0

1 0 0 0 1

1 0 0 X Q

7/30/2019 tekdig p4 k27

13/21

Hasil input dan output D flip-flop dapat dihasilkan diagram waktu

dari D flip-flop sebagai berikut:

Gambar 5.10 Diagram waktu D Flip-Flop

7/30/2019 tekdig p4 k27

14/21

5.4.4 JK FlipFlop

FF JK mempunyai masukan "J" dan "K". FF ini "dipicu" oleh

suatu pinggiran pulsa clock positif atau negatif. FF JK merupakan

rangkaian dasar untuk menyusun sebuah pencacah. FF JK dibangun dari

rangkaian dasar FF SR dengan menambahkan dua gerbang AND pada

masukan R dan S serta dilengkapi dengan rangkaian diferensiator

pembentuk denyut pulsa clock.

Pada FF JK ini, masukan J dan K disebut masukan pengendali

karena kedua masukan ini yang menentukan keadaan yang harus dipilih

oleh FF pada saat pulsa clock tiba (dapat pinggiran positif atau negatif,

tergantung kepada jenis FFnya). FF ini berbeda dengan FF-D karena pada

FF-JK masukan clock adalah masukan yang dicacah, dan masukan J serta

K adalah masukan yang mengendalikan FF itu. Cara kerja dari FF-JK

adalah sebagai berikut :

1. Pada saat J dan K keduanya rendah, gerbang AND tidakmemberikan tanggapan sehingga keluaran Q tetap bertahan pada

keadaan terakhirnya.

2. Pada saat J rendah dan K tinggi, maka FF akan diseret hinggadiperoleh keluaran Q = 0 (kecuali jika FF memang sudah dalam

keadaan reset atau Q memang sudah pada keadaan rendah).

3. Pada saat J tinggi dan K rendah, maka masukan ini akan mengesetFF hingga diperoleh keluaran Q = 1 (kecuali jika FF memang

sudah dalam keadaan set atau Q sudah dalam keadaan tinggi).

4.

Pada saat J dak K kedua-duanya tinggi, maka FF berada dalamkeadaan "toggle", artinya keluaran Q akan berpindah pada keadaan

lawan jika pinggiran pulsa clocknya tiba.

7/30/2019 tekdig p4 k27

15/21

Gambar 5.11 Rangkaian JK Flip-Flop dengan IC

Gambar 5.12 Rangkaian JK Flip-Flop dengan gerbang NAND

Tabel 5.12 Data percobaan rangkaianJK flip-flop

Input Output

J K CLR CLK Q

0 0 0 Mati Nyala

0 1 0 Mati Nyala

1 0 0 Mati Nyala

1 1 0 Mati Nyala

0 0 1 Mati Nyala

0 1 1 Mati Nyala

1 0 1 Nyala Mati

1 1 1 Toogle Toogle

7/30/2019 tekdig p4 k27

16/21

Tabel 5.13 Tabel kebenaran rangkaian JK Flip-Flop

Input Output

J K CLR CLK Q

0 0 0 Mati Nyala

0 1 0 Mati Nyala

1 0 0 Mati Nyala

1 1 0 Mati Nyala

0 0 1 Mati Nyala

0 1 1 Mati Nyala

1 0 1 Nyala Mati

1 1 1 Mati Nyala

Pada tabel diatas , hasil percobaan sama dengan teori.Pada saat J dan K

keduanya rendah, gerbang AND tidak memberikan tanggapan sehingga

keluaran Q tetap bertahan pada keadaan terakhirnya.Pada saat J rendah dan

K tinggi, maka FF akan diseret hingga diperoleh keluaran Q = 0 (kecuali

jika FF memang sudah dalam keadaan reset atau Q memang sudah pada

keadaan rendah).Pada saat J tinggi dan K rendah, maka masukan ini akanmengeset FF hingga diperoleh keluaran Q = 1 (kecuali jika FF memang

sudah dalam keadaan set atau Q sudah dalam keadaan tinggi).Pada saat J

dak K kedua-duanya tinggi, maka FF berada dalam keadaan "toggle",

artinya keluaran Q akan berpindah pada keadaan lawan jika pinggiran

pulsa clocknya tiba.

7/30/2019 tekdig p4 k27

17/21

Hasil input dan output J-K flip-flop dapat dihasilkan diagram waktu dari J-

K flip-flop sebagai berikut:

Gambar 5.12 Diagram waktu JK Flip-Flop

7/30/2019 tekdig p4 k27

18/21

5.4.5Multivibrator AstabilMultivibrator astabil merupakan multivibrator yang mempunyai dua

keadaan namun tidak stabil pada salah satu keadaannya selama sesaat

dan kemudian berpindah kekeadaan yang lain, disini multivibrator astabil

menetap untuk sesaat sebelum berpindah kembali ke keadaan semula.

Perpindahan keadaan pada output multivibrator astabil yang

berkesinambungan ini menghasilkan suatu gelombang segiempat dengan

waktu naik yang sangat cepat. Karena tak dibutuhkan sinyal masukan

untuk memperoleh suatu keluaran, maka multivibrator astabil ini kadang

kadang disebut multivibrator bekerja bebas free running multivibrator .

Gambar 5.14 Sinyal keluaran multivibrator astabil

7/30/2019 tekdig p4 k27

19/21

Tabel 5.14 data percobaan multivibrator astabil

R ( Ohm ) C ( nF ) GelombangKeluaran

1K 33 v/div = 1 V

t/div = 10 s

100 33 v/div = 1 V

t/div = 1 s

1K 100 v/div = 1 V

t/div = 20 s

100 100 v/div = 1 V

t/div = 1 s

7/30/2019 tekdig p4 k27

20/21

Gambar 5.15 Rangkaian multivibrator astabil dengan menggunakan IC 7414

Dapat di lihat pada grafik percobaan , jika C di perbesar maka T (peroide)

akan semakin kecil, dan tegangan yang di dapat akan semakin kecil.

Namun bila C di perkecil maka T akan semakin besar dan tegangan yang

di dapat akan semakin besar pula. Gelombang akan berubah dari bentuk

kotak apabila terjadi perubahan pada masukan R nya. Bentuk gelombang

akan berubah apabila R di perkecil. Hal ini menunjukan bahwa

Perpindahan keadaan pada output multivibrator astabil yang

berkesinambungan ini menghasilkan suatu gelombang segiempat dengan

waktu naik yang sangat cepat.

7/30/2019 tekdig p4 k27

21/21

5.5 Kesimpulan

1. RS flip-flop NAND Keadaan set saat S mendapat masukan logika 1 Keadaan reset saat R mendapat masukan logika 1 Keadaan memory (tidak berubah) saat R dan S mendapat

masukan logika 1

Keadaan illegal (tabu) saat R dan S mendapat masukan logika0, menjadi illegal (tabu) karena pada saat tersebut keluaran dan

invers keluaran akan berlogika 1

2. RS flip-flop NOR Keadaan set saat S mendapat masukan logika 1 Keadaan reset sat R mendapat masukan logika 1 Keadaan memory (tidak berubah) saat R dan S mendapat

masukan logika 0

Keadaan illegal (tabu) saat R dan S mendapat masukan logika1, menjadi illegal (tabu) karena pada saat tersebut keluaran dan

invers keluaran akan berlogika 0