Nota Digital

7/22/2019 Nota Digital

1/18

INDUSTRIAL ELECTRICAL & ELECTRONIC SYSTEM

KOMPONEN DIGITAL

TAJUK : PILIH IC DIGITAL JENIS SSI (SMALL SCALE INTERGRATION)

1. Kenal jenis-jenis SSI IC digital.

2. Penggunaan SSI IC digital

3. Faham data komponen menerusi buku data4. Faham ciri-ciri SSI IC digital

5. Faham kaedah pengujian

6. Faham komponen setara

7. Faham prinsip SSI IC digital

PENERANGAN :

KELUARGA LOGIK TTL DAN CMOS

Anda telah diperkenalkan kepada beberapa jenis get dan kombinasi get seperti

litar daftar anjakan dan pembilang sama ada bariak atau segerak. Get atau

kombinasi get ini tergolong dalam dua keluarga logik yang popular digunakaniaitu TTL dan CMOS. TTL ialah singkatan untukTransistor-Transistor Logicmanakala CMOS ialah Complemetary Metal Oxide-Silicon. Perkembangan

teknologi menjadikan CMOS lebih popular digunakan dalam pembuatan litar

bersepadu.

TTL (TRANSISTOR-TRANSISTOR LOGIC)

Pada asasnya get atau kombinasi get TTL dibina dengan menggunakan teknologitransistor dwikutub. Oleh yang demikian teknologi ini memerlukan ruang pembinaan

cip yang luas dan lesapan kuasa yang tinggi walaupun TTL mempunyai kepantasan

pensuisan yang tinggi. Ciri-ciri TTL yang lain adalah seperti berikut:

Bekalan kuasa antara +5V hingga +7V

Memerlukan komponen luaran yang minimum

Tidak dipengaruhi oleh elektrik statik

Mempunyai tanda pengenalan yang bermula dengan nombor 74atau 54

seperti 7400, 7404 dan sebagainya.

1


2/18


CMOS (COMPLEMETARY METAL OXIDE-SILICON)

CMOS menggunakan ruang pembinaan cip yang kecil dan lesapan kuasa yang

rendah. Kepantasan pensuisan CMOS tidaklah sepantas TTL. Ketidak pantasan

pensuisan CMOS boleh diimbangi dengan dua kebaikan CMOS iaitu faktor ruangpembinaan dan lesapan kuasa. Faktor ini merupakan kriteria penting dalam proses

pembinaan litar bersepadu logik. Ciri-ciri lain yang berkaitan dengan CMOS:-

Kos pembuatan yang rendah

Boleh berfungsi dengan kadar bekalan kuasa antara +3V hingga +15V

Menggunakan kadar kuasa yang rendah

Kurang gangguan kebisingan

Mempunyai nombor tanda pengenalan yang bermula dengan 4seperti

4000,4011 dan sebagainya.

Kelemahan utama IC CMOS berbanding dengan IC TTL ialah IC CMOS sensitif kepadanyahcas statik. Nyahcas statik ini boleh merosakkan lapisan silikon dioksida IC

tersebut.

Rajah 6.31

Contoh IC CMOS

2


3/18


Oleh itu kamu perlu bertindak berhati-hati apabila memegang atau memasang IC

CMOS dalam litar. Berikut ialah beberapa cadangan untuk mengelakkan kerosakan

yang disebabkan nyahcas statik:-

Simpan IC CMOS ditempat khas yang jauh dari bahan pengalir

Gunakan alat pemateri berkuasa rendah dan mempunyai talian

pembumian.

Apabila menukar sambungan atau menanggal IC CMOS pastikan

bekalan kuasa telah dimatikan.

Pastikan talian masukkan isyarat tidak disambung pada bekalan kuasa.

LOGIC GATE

Dicipta oleh George Book (1815-1864)

Bertujuan untuk membantu masalah penggunaan logic 1 dan logic 0. Konsepasas digunakan. Benar dan Tidak

Benar :- menggunakan kaedah penggunaan/penyelesaian yang berbeza

dengan algebra biasa.

aljebra biasa.

Litar logic boleh dibina menggunakan:-

I. Suis

II. Transistor

III. Litar bersepadu/ (IC) Intergrated Circuit

Pada tahap awal sistem logik menggunakan rangkaian litar bersuis, melibatkan

bil suis yang agak banyak. Maka timbul kesulitan semasa pemasangan dansistem kendaliannya. Jadi ia telah ditukar kepada gate berelektronik

dikendalikan oleh isyarat elektrik, sebagaimana diketahui gate mempunyai

input dan output seperti 1 masukan - 1 keluaran atau 2 masukan-1 keluaran.

Litar logik bertindak untuk mengalir dan memutuskan arus dalam sesuatu litar.

Keadaaan ini ditentukan oleh keadaan pada gate dimana voltan high = 1 dan

voltan low = 0.

EX:

3

Logic 0 Logic 1

False True

Off On

Low High

No Yes

Open switch Closed switched


4/18


Truth Table

Litar Logic Menggunakan Suis

Suatu litar menentukan samaada isyarat masukan (input) boleh melalui hingga

ke keluaran (output) disebut logic gate, di mana menggunakan binary nombor(0,1). Ini untuk menentukan kendalian sesuatu litar. Contohnya satu mentol

akan menyala dan terpadam dipengaruhi oleh:-

i. Aliran (arus) ke mentolii. Punca voltan

iii. Suis on/off

Dari segi persamaan logic, mentol menyala pada keadaan 1 dan padam semasa

keadaan 0.

CONTOH:- Litar Sesiri

Litar Logic

JADUAL KEBENARAN

Litar logic sesiri (Logic Dan) dan truth table (Jadual Kebenaran) untuk

kawalan suis (input/output).

Mentol akan menyala jika suis A dan B ditutup, disebabkan keadaan suis

dalam litar sesiri. Mentol tak menyala jika salah satu suis A/B ditutup dan satu

lagi dibuka. Konsep benar dan tidak benar digunakan untuk menentukankeadaan suis dan mentol seperti berikut:-

4

x

xx

x

Xx

X

5V

Mentol

A

B

S1 (A) S2 (B) Mentol

Open (0) Open (0) Padam (0)

Open (0) Close (1) Padam (0)

Close (1) Open (0) Padam (0)

Close (1) Close (1) Nyala (1)


5/18


i. Mentol benar semasa A dan B benar.

ii. Mentol = A dan B [ Logic Dan (AND GATE)]

CONTOH :- Litar Selari

JADUAL KEBENARAN

Litar logik

Litar logic selari (OR) dan truth table (jadual kebenaran) untuk kawalan suisinput dan output.

Pada litar selari (suis) mentol akan menyala jika hanya salah satu daripada 1

suis ditutup (ON) dan membenarkan konsep benar dan tidak benar digunakandi mana:-

i. Lampu benar apabila A/B on

ii. Mentol = A + B (Logic atau (OR))

Litar Logic menggunakan transistor

Litar transistor digunakan untuk menghasilkan logic 1 dan 0 di mana keadaan

suis S1 dan S2 menyebabkan Q1 bekerja.

Input di base, output di emitter. Suis S1 On, Q1 bekerja menyebabkan output

di emitter 3V, S2 On, Q1 = off menyebabkan output di emitter 0V.

5

A

B

5V

Ment

ol

S1 (A) S2 (B) Mentol

Open (0) Open (0) Padam (0)

Open (0) Close (1) Nyala (1)

Close (1) Open (0) Nyala (1)

Close (1) Close (1) Nyala (1)

R4

R3

R5

R1R2

S1

S2O/P

Q1


6/18


GET DAN (AND GATE)

Rajah 6.2 menunjukkan litar anolog dan simbor get DAN. Dalam rajah tersebut

mentol L akan menyala apabila kedua-dua suis S1 dan S2 ditutup. Keadaan inimewakili logik 1. Apabila satu daripada suis atau kedua-dua suis tersebut terbuka,mentol tidak menyala. Keadaan ini mewakili logik 0. Tanda [.] digunakan untuk

menunjukkan operasi get DAN. Contohnya A.B bermaksud A DAN B. jadual 6.2

menunjukkan rumusan kendalian bagi litar anolog get logik DAN manakala jadual 6.3pula menunjukkan jadual kebenaran get logik DAN.

Rajah 6.2 Litar anolog dan simbol get logik DAN

Jadual 6.2 Jadual kebenaran litar anolog Get logik DAN

Jadual 6.3 Jadual kebenaran get logik DAN

6

a. Litar analog

b.

Masukan Keluaran

A B F = A.B

0

0

1

1

0

1

0

1

0

0

0

1

S1 Keadaan

logik

S2 Keadaan

logik

Mentol

(L)

Keadaan

logik

Buka

Buka

Tutup

Tutup

0

0

1

1

Buka

Tutup

Buka

Tutup

0

1

0

1

Tak nyala

Tak nyala

Tak nyala

Nyala

0

0

0

1


7/18


7

o/p Y

D1

Vcc

Litar logik

RL

A

B

o/p Y

D1 Litar logik

RLA

B

Vccinput

input


8/18


Boolean Algebra : AND GATE OPERATION

Y = A.B / AB Tanda (.) menunjukkan operasi AND

Jika A = 0 , B = 1

Jika A = 1 , B = 1

Y = A.B

Y = A.B

Y = 0.1 = 0

Y = 1.1 = 1

Get ATAU (OR GATE)

Rajah 6.3 menunjukkan litar anolog dan simbol get logik ATAU. Dalam rajah

tersebut, mentol L akan menyala apabila satu daripada atau kedua-dua suis

( S1 dan S2) ditutup. Keadaan ini mewakili logik 1. Mentol L tidak akanmenyala apabila kedua-dua suis dibuka. Keadaan ini mewakili logik 0.

Jadual 6.4 merumuskan operasi litar anolog get logik ATAU manakala jadual

6.5 ialah jadual kebenaran get logik ATAU. Tanda [+] digunakan untukmenunjukkan operasi ATAU. Contohnya, A ATAU B.

a. Litar Analog b. Simbol

Rajah 6.3 Litar analog dan simbol get logik ATAU

Jadual 6.4 Jadual kebenaran litar anolog get logik ATAU

8

S1 Keadaan

Logik

S2 Keadaan

Logik

Mentol

(L)

Keadaan

logik

Buka

Buka

Tutup

Tutup

0

0

1

1

Buka

Tutup

Buka

Tutup

0

1

0

1

Tak nyala

Nyala

Nyala

Nyala

0

1

1

1


9/18


Jadual 6.5 Jadual kebenaran get logik ATAU

9

Masukan Keluaran

A B F = A.B

0

0

1

1

0

1

0

1

0

0

0

1

D1

D2 O/p Y

A

B RL

D1

D2 O/p Y

RL

A

B

A

B

Y


10/18


Boolean Algebra : OR GATE OPERATION

Y = A + B. Tanda (+) menunjukkan operasi OR

Jika A = 0 , B = 1 , Jika A = 1 , B = 1

Y = A + B Y = A + B

Y = 0 +1 = 1 Y = 1 + 1 = 1

Get Logik Penyongsang (TAK) (INVERTER GATE)

Get logik penyongsong mempunyai satu masukan dan satu keluaran. Get iniberfungsi untuk menyongsangkan keadaan logik masukan. Jika logik masukan

ialah 1. Maka keadaan logik keluaran 0 manakala jika logik masukan ialah 0,

maka keadaan logik keluaran 1. Get logik penyongsang ini juga disebut getlogik TAK. Rajah 6.4 menunjukkan simbol get logik penyongsang dan jadual 6.6

menunjukkan jadual kebenaran get tersebut. Tanda palang di atas huruf

bermaksud keadaan logik keluaran telah disongsangkan seperti yang ditunjukkan

dalam rajah 6.5. apabila keadaan logik disongsangkan dua kali secara berturutankeluaran kembali ke logik, asal seperti yang ditunjukkan dalam Rajah 6.6.

Rajah 6.4 Rajah 6.5

Simbol get logik TAK Logik keluaran telahDisongsang

10


11/18


Jadual 6.6

Jadual kebenaran penyongsang

Rajah 6.6

Kesan penyongsangan berganda

11

Masukan Keluaran

0

1

1

0

A Y

Vin 0

5Vcc

O/p Y

Vcc 5V

Q1

Litar logik


12/18


Boolean Algebra : NOT / INVERTER GATE OPERATION

Tanda bar ( ) menunjukkan operasi inverter / not

Jika A = 0 Jika A = 1

Y = 0 Y = 1Y = 1 Y = 0

Atau Y = A Y = AY = A Y = A

Get TAK-ATAU (NOR GATE)

a. Gabungan get TAK dan ATAU

b. Simbol get TAK- ATAU

Rajah 6.8 Jadual kebenaran get logik TAK-ATAU

Jadual 6.8 Jadual kebenaran get logik TAK-ATAU

Get logik TAK-ATAU ialah gabungan get logik ATAU dan get logik TAK yang

disambung secara berturutan. Gabungan kedua-dua get logik ditunjukkan dalam Rajah6.8a manakala simbol get TAK-DAN adalah seperti Rajah 6.8b. Merujuk Jadual 6.8

keluaran get logik TAK-ATAU adalah bertentangan dengan keadaan get logik ATAU.

12

Masukan Keluaran

A B Y = A + B

0

0

1

1

0

1

0

1

1

0

0

0


13/18


Fig 3.8 NOR gate symbols , truth table and packages

NOR OPERATION

BUBBLE AND GATE

- Merupakan gabungan not, and gate- De Morgans First Teorem yang menjumpai formula ini.

BUBBLE AND GATE OPERATION

13

A

B

Y = A + B

Y1 = A + B

Y2 = A + B

A

B

Y1

Y2

A

B

Y A

B

Y

ABY001010100110

Jadual KebenaranA

B

Y

A

B

Y

3

Y1

Y2


14/18


Y1 = A

Y2 = BY3 = Y1 . Y2 = A . B

=

NOR GATE = A + B = BUBBLE AND GATE = A . B

Keadaan ini dipanggil Interchange able

Get TAK-DAN (NAND GATE)

Get logik TAK-DAN ialah gabungan get logik DAN dengan get logik TAK yang

disambung secara berturutan. Contohnya A . B bermaksud A DAN B. Gabungan kedua-

dua get logik ditunjukkan dalam Rajah 6.7a manakala simbol get TAK-DAN ditunjukkandalam Rajah 6.7b. Merujuk Jadual 6.7 keluaran get logik TAK-DAN adalah bertentangan

dengan keadaan logik get DAN.

a. Gabungan get TAK dan Get DAN b. Simbol get TAK-DAN

Rajah 6.7 Get TAK dan DAN serta simbol get logik TAK-DAN (nand gate)

Jadual 6.7 Jadual kebenaran get logik TAK-DAN

14

A

B

Y = A + B A

B

Y

Q1

Q2

Litar logik

I/p

R1

R2

Vcc

R3

O/p

Masukan Keluaran

A B Y = A . B

00

1

1

01

0

1

11

1

0


15/18


Fig 3.7 NAND gate symbols , truth table and packages

NAND OPERATION

BUBBLE OR GATE

- Gabungan not, or gate dikenali dengan Bubble or gate.- De Morgans Second Teorem yang menjumpai formula ini.

BUBBLE OR GATE OPERATION

15

A

B

Y = A . B

Y1 = A . B

Y2 = A . B

A

B

Y1

Y2

ABY001011101110

Jadual Kebenaran

A

B

Y A

B

Y

A

B

Y

A

B

Y3Y1

Y2


16/18


Y1 = A

Y2 = BY3 = Y1 + Y2 = A + B

=

NAND GATE = A . B = BUBBLE OR GATE = A + B

Keadaan ini dipanggil Interchange able

Get Ekslusif ATAU (EX-ATAU)

Litar ekslusif ATAU (EX-ATAU) dibina daripada beberapa kombinasi logik. Rajah 6.9a

menunjukkan litar logik bagi get logik EX-ATAU yang paling mudah dan keluarannya

adalah Y = A B. Rajah 6.9b menunjukkan simbol get logik EX-ATAU. Tanda

digunakan untuk menunjukkan operasi EX-ATAU.Contohnya, A B bermaksud A EX-

ATAU B. Dari Jadual 6.9 anda dapat perhatikan bahawa keluaran get logik EX-ATAU

berada dalam keadaan logik 1 apabila kedua-dua masukan mempunyai keadaan logikyang bertentangan . Jika kedua-dua masukan mempunyai keadaan logik yang sama maka

keluaran logik EX-ATAU ialah 0

a. Litar logik ekslusif ATAU

b. Simbol get EX-ATAU

Rajah 6.9 Litar logik ekslusif ATAU dan simbol get logik ekslusif EX-ATAU

16

A

B

Y = A . B A

B

Y


17/18


Jadual 6.9 Jadual Kebenaran get logik EX-ATAU

EX-OR OPERATION

Y = A B

Y = AB + AB

Y = A B

Fig 3.9 XOR gate symbols, truth table and packages

EXCLUSIVE NOR GATE

- Mempunyai keluaran high apabila kedua-dua masukkannya adalah low atauhigh

a. Litar logik ekslusif NOR

b.

17

Masukan Keluaran

A B Y = A B0

0

1

1

0

1

0

1

0

1

1

0

A

BY


18/18


b. Simbol get EX-NOR

EX-NOR OPERATION

Y = AB + AB

Y = A B

18

A B Y

0

0

1

1

0

1

0

1

1

0

0

1

Jadual Kebenaran

A

B

YA

B

Y

Nota Digital

Documents

Transcript of Nota Digital