ANALISA RANGKAIAN SEKUENSIAL

Hendy Santosa

Analisa Diagram Keadaan Rangkaian Sekuensial• Model diagram keadaan dari rangkaian sekuensial sinkron

• Diasumsikan keadaan awal 00

• Elemen memori diasumsikan negative-edge-triggered-flip-flop

• 𝑦1 dan 𝑦2 berubah hanya jika perubahan sinyal clock 0 → 1

• 𝑧 merupakan kombinasi dari x, 𝑦1 dan 𝑦2

Analisa Diagram Keadaan Rangkaian Sekuensial• Diagram waktu dari rangkaian sekuensial sinkron

Analisa Diagram Logika Rangkaian Sekuensial

• Model diagram logika dari rangkaian sekuensial gerbang AND, OR, NOT dan D Flip-flop

• Positive-edge-triggered D Flip-flop

• Persamaan logika dari diagram dibawah

• 𝑧 = 𝑥𝑦

• 𝑌 = 𝑥 𝑦 + 𝑥𝑦 = 𝑥 ⊕ 𝑦

• 𝑥 = 01101000

Analisa Diagram Logika Rangkaian Sekuensial

Analisa Diagram Logika Rangkaian Sekuensial

Glitch merupakan perubahan sementara keluaran

Diagram Keadaan dan Tabel KeadaanUntuk D Flip-flop diatas:

𝑦𝑘 = keadaan sekarang

𝑥𝑘 = masukan

𝑦𝑘 merepresentasikan 𝑦 𝑘∆𝑡 = 𝑦𝑘

Dimana: 𝑘 = integer

∆𝑡 = waktu antara pulsa

𝒚 = 𝑦 = 0 = 𝐴

𝒚 = 𝑦 = 1 = 𝐵

Tabel Keadaan• Kondisi awal 𝑦𝑘 = 𝑥𝑘 = 0 maka 𝑦𝑘 = 𝑦𝑘+1 = 0 dan 𝑧 = 0

• Kondisi 𝑦𝑘 = 0 dan 𝑥𝑘 = 1 maka 𝑦𝑘 = 𝑦𝑘+1 = 1 dan 𝑧 = 0

• Kondisi 𝑦𝑘 = 1 dan 𝑥𝑘 = 0 maka 𝑦𝑘 = 𝑦𝑘+1 = 1 dan 𝑧 = 0

• Kondisi 𝑦𝑘 = 1 dan 𝑥𝑘 = 1 maka 𝑦𝑘 = 𝑦𝑘+1 = 1 dan 𝑧 = 1

tabel kosong tabel transisi keadaan tabel keadaan

Diagram Keadaan

Tabel Keadaan dari Peta Karnaugh• 𝑧 = 𝑥𝑦

• Y = 𝑥 ⊕ 𝑦

Untuk waktu 𝑡 = 𝑘 ∆𝑡

• 𝑧𝑘 = 𝑥𝑘 . 𝑦𝑘

• 𝑌𝑘 = 𝑥𝑘 ⊕ 𝑦𝑘 = 𝑦𝑘+1

𝑌𝑘 = 𝑦𝑘+1 𝑧 tabel keadaan

Prosedur Analisa Rangkaian Sekuensial Sinkron

1. Gunakan analisa logika kombinasional untuk menentukan keluaran flip-flop, jika sudah diberikan langsung ke langkah 6 atau 7

2. Buat peta Karnaugh untuk semua kombinasi persamaan logika dari langkah 1

3. Kombinasikan peta Karnaugh untuk semua persamaan masukan flip-flop menjadi satu peta

4. Dengan persamaan karakteristik flip-flop, buatlah peta keadaan selanjutnya

5. Kombinasikan peta keadaan selanjutnya dan peta keluaran menjadi satu peta (biner)

6. Buat diagram keadaan biner dari tabel keadaan biner

7. Gambar diagram waktu yang menunjukkan clock, rangkaian masukan dan keadaan awal

8. Dalam diagram waktu buat masukan dan keadaan flip-flop untuk semua rangkaian masukan yang ada

9. Dalam diagram waktu buat rangkaian keluarannya

Contoh 1

• Rangkaian sekuensial sinkron menggunakan T flip-flop

• 𝑧 = 𝑥𝑦

• 𝑇 = 𝑥𝑦 + 𝑥 𝑦 = 𝑥 𝑦

• 𝑥 = 01101000

Contoh 1 cont’d

• Diagram waktu rangkaian sekuensial sinkron menggunakan T flip-flop

Contoh 1 cont’d

• Penurunan Tabel Keadaan

• 𝐴 = 0

• 𝐵 = 1

Contoh 1 cont’d

• Penurunan Diagram Keadaan

Contoh 1 cont’d

• Tabel keadaan dari K-maps

Keluaran K-maps Eksitas K-maps Next state Tabel keadaan

Contoh 2

• Rangkaian sekuensial sinkron menggunakan JK flip-flop

• 𝑥 = 0011110

• 𝑦10𝑦2

0 = 10

• 𝐽1 = 𝑥𝑦2

• 𝐽2 = 𝑥

• 𝐾1 = 𝑥

• 𝐾1 = 𝑥 + 𝑦1

• 𝑧 = 𝑥𝑦1𝑦2

Contoh 2 cont’d

• Diagram waktu dan tabel kedaan

Contoh 2 cont’d

• Peta Karnaugh untuk persamaan logika diatas

Contoh 2 cont’d

• Kombinasi peta Karnaugh kedalam tabel keadaan