Desain Rangkaian Aritmatika - .: Eko Didik Widianto :. · Rangkaian untuk unit...

Desain Rangkaian Aritmatika

@2012,Eko DidikWidianto

([email protected])

Unit Penjumlah danPengurang

Ripple Carry Adder(RCA)

PerformansiRangkaian Adder

Carry-lookaheadAdder (CLA)

Desain Adder

Lisensi

Desain Rangkaian AritmatikaKuliah#9 TSK205 Sistem Digital - TA 2011/2012

Eko Didik Widianto

Teknik Sistem Komputer - Universitas Diponegoro

http://didik.blog.undip.ac.id/2012/02/24/kuliah-sistem-digital-tsk-205-2011/

mailto:[email protected]



([email protected])





Desain Adder

Lisensi

Review Kuliah

◮ Di kuliah sebelumnya dibahas tentang:◮ Operasi penjumlahan dan pengurangan bilangan biner

serta unit penjumlah/pengurang

◮ Selanjutnya akan dibahas tentang:◮ Rangkaian untuk unit penjumlah/pengurang (ALU,

Arithmetic Logic Unit)◮ Penyusun: HA (half-adder), FA (full-adder)

◮ Susunan rangkaian penjumlah ripple-carry (RCA)◮ Rangkaian RCA mempunyai kekurangan terkait delay yang

ditimbulkan

◮ Rangkaian fast adder CLA ( carry-lookahead adder)sebagai pengganti RCA





([email protected])





Desain Adder

Lisensi

Tentang Kuliah

◮ Unit penjumlah 1-bit: half-adder (HA) dan full-adder (FA)◮ Ripple carry adder (RCA)◮ Rangkaian penjumlah/pengurang◮ Desain fast adder: carry-lookahead adder (CLA)◮ Desain dan simulasi fast adder 32-bit





([email protected])





Desain Adder

Lisensi

Kompetensi Dasar

◮ Setelah mempelajari bab ini, mahasiswa akan mampu:

1. [C2] menjelaskan kerja rangkaian half-adder/HA,full-adder/FA

2. [C3] mengimplementasikan FA dalam rangkaian penjumlahRCA

3. [C2] menjelaskan kelemahan RCA dan critical path dalamRCA

4. [C3] mengimplementasikan rangkaian CLA5. [C4] mendesain rangkaian aritmatika 32-bit yang

terkomposisi atas RCA dan CLA

◮ Link◮ Website:http://didik.blog.undip.a .id/2012/02/24/kuliah-sistem-digital-tsk-205-2011/◮ Email: [email protected]







([email protected])





Desain Adder

Lisensi

BahasanUnit Penjumlah dan Pengurang

Unit Penjumlah 1-BitRangkaian Full-Adder

Ripple Carry Adder (RCA)Operasi Penjumlahan n-BitRangkaian Ripple Carry AdderUnit Penjumlah dan PengurangRangkaian Deteksi OverflowContoh Implementasi FA

Performansi Rangkaian AdderPerformansi Sistem KomputerKelemahan RCA

Carry-lookahead Adder (CLA)Propagasi Carry sbg Critical PathCarry-lookahead AdderCritical Path dan Keterbatasan CLA

Desain AdderDesain Adder 32-bitAnalisis Adder 32-bit

Lisensi





([email protected])

Unit Penjumlah danPengurangUnit Penjumlah 1-Bit

Rangkaian Full-Adder




Desain Adder

Lisensi







Lisensi





([email protected])






Desain Adder

Lisensi

Recall: Unit Penjumlah 1 Bit

◮ Operasi penjumlahan 2 bilangan 1-bit memberikan 4kombinasi yang mungkin

◮ Diimplementasikan dengan HA (Half-Adder)





([email protected])






Desain Adder

Lisensi







Lisensi





([email protected])






Desain Adder

Lisensi

Rangkaian Full-Adder (FA)

◮ Unit penjumlah 1-bit◮ Menyertakan carry-in





([email protected])






Desain Adder

Lisensi

Rangkaian Full-Adder (Dekomposisi)

◮ Dekomposisi rangkaian FA (bentuk lain)





([email protected])






Desain Adder

Lisensi

Rangkaian Full-Adder (Dekomposisi Lain)

◮ Persamaan:◮ ci+1 = xi yi + xi ci + yi ci = xi yi + (xi + yi) ci◮ si = xi ⊕ yi ⊕ ci

◮ Anggap gi = xiyi dan pi = xi + yi , maka ci+1 = gi + pici

◮ Rangkaian?

◮ Digunakan untuk fast-adder dengan mengeliminasi delaycarry





([email protected])


Ripple Carry Adder(RCA)Operasi Penjumlahan n-Bit

Rangkaian Ripple CarryAdder


Rangkaian DeteksiOverflow

Contoh Implementasi FA



Desain Adder

Lisensi







Lisensi





([email protected])









Desain Adder

Lisensi

Recall:Operasi Penjumlahan

◮ Operasi penjumlahan 2 bilangan dengan n-bit (n>1)◮ Tiap pasang bit ditambahkan◮ Untuk tiap posisi bit i, operasi penjumlahannya mungkin

melibatkan sebuah carry-in dari bit posisi (i-1)





([email protected])









Desain Adder

Lisensi







Lisensi





([email protected])









Desain Adder

Lisensi

Rangkaian Ripple Carry Adder (RCA)◮ Operasi penjumlahan dimulai dari pasangan digit paling kanan

(LSB) sampai ke paling kiri (MSB)◮ Jika sebuah carry dihasilkan dalam suatu posisi bit i, maka carry

tersebut ditambahkan ke operasi penjumlahan di digit denganposisi i+1

◮ Operasi ini dapat diwujudkan dengan sebuah rantai full-adder(FA) yang dihubungkan seri

◮ Konfigurasi ini disebut sebagai penjumlah ripple-carry◮ Sinyal carry ’ripple’ dari FA satu ke FA berikutnya◮ RCA ini mempunyai kelemahan, yaitu adanya delay untuk

meripple carry

◮ Akan diperbaiki dengan struktur CLA





([email protected])









Desain Adder

Lisensi







Lisensi





([email protected])









Desain Adder

Lisensi

Unit Penjumlah dan Pengurang

◮ Operasi pengurangan dapat direalisasikan sebagaioperasi penjumlahan dengan menggunakan 2’scomplement di pengurangnya (baik positif maupun negatif)

◮ Ini memungkinkan menggunakan rangkaian adder untukmelakukan penjumlahan dan pengurangan sekaligus

◮ Note: (2’s complement) = (1’s complement) + 1◮ 1’s complement dapat diimplementasikan dengan

menggunakan XOR◮ x ⊕ 1 = x dan x ⊕ 0 = x◮ Jika operasi pengurangan dilakukan, 1’s complementkan

bilangan kedua dengan meng-XOR-kan semua bit dengan 1





([email protected])









Desain Adder

Lisensi

Unit Penjumlah dan Pengurang

◮ Menggunakan 2’s complement di bilangan pengurang





([email protected])









Desain Adder

Lisensi







Lisensi





([email protected])









Desain Adder

Lisensi

Overflow Aritmatika

◮ Overflow dapat dideteksi dengan:◮ overflow = c3 ⊕ c4

◮ Untuk bilangan n-bit◮ overflow = cn−1 ⊕ cn

◮ Bagaimana rangkaian unit penjumlah/pengurang denganoverflow detection?





([email protected])









Desain Adder

Lisensi

Contoh Overflow

◮ Operasi penjumlahan dan pengurangan 4-bit

◮ Untuk operasi 4-bit, jika c3 dan c4 mempunyai nilai yangsama, maka tidak terjadi overflow

◮ Buatkan rangkaian penjumlah RCA 4-bit dengan deteksioverflow!





([email protected])









Desain Adder

Lisensi







Lisensi





([email protected])









Desain Adder

Lisensi

Rangkaian Komparator Bilangan

◮ Misalnya: Bandingkan dua bilangan X = x3x2x1x0 danY = y3y2y1y0

◮ Bisa diimplementasikan dengan rangkaian pengurang (X-Y)◮ Terdapat 3 output: Z, N, V

◮ Z=1 jika (X-Y)=0, hasil lainnya Z=0◮ N=1 jika (X-Y)<0, hasil lainnya N=0◮ V=1 jika terjadi overflow aritmatika, kalau tidak ada overflow

V=0

◮ Tunjukkan bagaimana Z, N, V digunakan untuk menentukanX=Y, X<Y, X≤Y, X>Y dan X≥Y





([email protected])









Desain Adder

Lisensi

Solusi

◮ Misalnya X < Y, kemungkinan yang akan terjadi

◮ Jika X dan Y mempunyai tanda yang sama, tidak akanterjadi overflow, sehingga V=0. Dan untuk semua nilai Xdan Y (positif/negatif) menghasilkan nilai negatif N=1

◮ Saat X negatif dan Y positif, maka (X-Y) akan negatif (N=1)jika tidak ada overflow (V=0) dan (X-Y) akan positif (N=0)jika terdapat overflow (V=1)

◮ Sehingga jika X<Y maka N ⊕ V = 1

◮ Hasil

◮ X=Y terdeteksi saat Z=1◮ X<Y terdeteksi jika N ⊕ V = 1. X≤Y terdeteksi jika

Z + (N ⊕ V ) = 1◮ X>Y terdeteksi jika Z + (N ⊕ V ) = 1. X≥Y terdeteksi jika

(N ⊕ V ) = 1





([email protected])









Desain Adder

Lisensi

Rangkaian Komparator 4-bit





([email protected])



PerformansiRangkaian AdderPerformansi SistemKomputer

Kelemahan RCA


Desain Adder

Lisensi







Lisensi





([email protected])




Kelemahan RCA


Desain Adder

Lisensi

Isu Performansi◮ Penjumlahan dan pengurangan merupakan operasi dasar di

sistem komputer sebagai perangkat komputasi◮ Performansi operasi ini (mis: kecepatan) membawa pengaruh

signifikan terhadap performansi keseluruhan◮ Meningkatkan performansi dapat menggunakan rangkaian yang

lebih cepat

◮ Menggunakan teknologi terbaru yang mengurangi delaygerbang dasar

◮ Performansi bisa diperoleh dengan mengubah struktur rangkaianfungsional





([email protected])




Kelemahan RCA


Desain Adder

Lisensi







Lisensi





([email protected])




Kelemahan RCA


Desain Adder

Lisensi

Kekurangan Ripple Carry Adder

◮ Tiap FA mempunyai delay tertentu sebelum keluaran si dan ci+1 valid

◮ disebut delay propagasi FA dari input ke output

◮ Misalnya, delay propagasi ∆t

◮ Carry dari FA pertama, c1, akan sampai di FA kedua dalam waktu∆t setelah input x0 dan y0

◮ Carry dari FA kedua, c2, akan sampai di FA ketiga dalam waktu ∆tsetelah input x1, y1 dan c1 atau total 2∆t

◮ Dan seterusnya. Sinyal cn−1 valid setelah (n − 1)∆t , dan jumlahtotal akan tersedia setelah delay (n)∆t

◮ Delay total tersebut semakin besar seiring semakin banyak jumlah bitbilangan yang harus ditambahkan

◮ Penjumlahan bilangan n-bit akan membutuhkan waktu (n)∆t daribit-bit masukan tersedia sampai keluaran valid

◮ Delay terbesar dalam rangkaian disebut critical-path delay

◮ Jalur yang menyebabkan delay ini disebut critical path





([email protected])




Kelemahan RCA


Desain Adder

Lisensi

Performansi Adder/Subtractor

◮ Identifikasi jalur yang menyebabkan delay terbesar (criticalpath)

◮ Recall critical path di RCA:





([email protected])




Carry-lookaheadAdder (CLA)Propagasi Carry sbgCritical Path

Carry-lookahead Adder

Critical Path danKeterbatasan CLA

Desain Adder

Lisensi







Lisensi





([email protected])







Desain Adder

Lisensi

Carry-lookahead Adder/CLA

◮ Untuk mengurangi delay akibat propagasi carry di RCA(critical-path-delay)

◮ Evaluasi tiap stage FA apakah carry-in dari stage sebelumnyaakan mempunyai nilai 0 atau 1

◮ Jika evaluasi dapat dilakukan dengan cepat, performasi adderdapat ditingkatkan

◮ Recall FA yang ada di tiap stage:





([email protected])







Desain Adder

Lisensi







Lisensi





([email protected])







Desain Adder

Lisensi


◮ Fungsi carry-out dari stage i (satu FA) adalahci+1 = xiyi + xici + yici = xiyi + (xi + yi) ci

◮ Anggap gi = xiyi dan pi = xi + yi , maka ci+1 = gi + pici

◮ Fungsi gi = 1 jika xi = 1 dan yi = 1, tanpa pengaruh ci .Stage i pasti membangkitkan carry-out, sehingga g disebutfungsi generate

◮ Fungsi pi = 1 jika salah satu xi = 1 atau yi = 1 ataukeduanya 1. Stage i membangkitkan carry-out jika ci = 1.Nilai ci = 1 ini dipropagasikan lewat FA di stage i, sehinggap disebut fungsi propagate





([email protected])







Desain Adder

Lisensi


◮ Ekspansi persamaan ci+1 = gi + pici . Denganci = gi−1 + pi−1ci−1, akan menghasilkan

ci+1 = gi + pi (gi−1 + pi−1ci−1)

= gi + pi gi−1 + pi pi−1ci−1

◮ Ekspansi sampai stage 0:

ci+1 = gi + pigi−1 + pipi−1gi−2 + · · ·+ pipi−1 · · · p2p1g0

+pipi−1 · · · p2p1p0ci−1

◮ Ekspresi tersebut menggambarkan rangkaian AND-OR2-level yang memungkinkan ci+1 dapat dihasilkan dengancepat

◮ Ini disebut carry-lookahead adder





([email protected])







Desain Adder

Lisensi







Lisensi





([email protected])







Desain Adder

Lisensi

Critical Path CLA





([email protected])







Desain Adder

Lisensi

Keterbatasan CLA

◮ Persamaan carry-out di CLA menghasilkan solusi adderyang cepat karena hanya merupakan fungsi AND-OR2-level

◮ Namun, batasan fan-in dapat membatasi kecepatan CLA◮ FA0: AND dan OR 2-input, c1 = g0 + p0c0◮ FA1: AND dan OR 3-input, c2 = g1 + p1g0 + p1p0c0◮ FA2: AND dan OR 4-input,

c3 = g2 + p2g1 + p2p1g0 + p2p1p0c0◮ FAn: AND dan OR (n+2)-input

◮ Device seperti FPGA seringkali menggunakan rangkaiankhusus untuk implementasi fast adder

◮ Kompleksitas CLA n-bit akan bertambah jika nbertambah

◮ Untuk menguranginya, digunakan pendekatan hirarkiuntuk mendesain adder yang lebih besar





([email protected])





Desain AdderDesain Adder 32-bit

Analisis Adder 32-bit

Lisensi







Lisensi





([email protected])







Lisensi

Adder 32-bit

◮ Misalnya diinginkan rangkaian penjumlah 32-bit◮ Bagi adder ini menjadi 4 blok sehingga

◮ Blok 0 untuk operasi bit b7 − b0◮ Blok 1 untuk operasi bit b15 − b8◮ Blok 2 untuk operasi bit b23 − b16◮ Blok 3 untuk operasi bit b31 − b24

◮ Tiap blok dibangun dengan adder CLA 8-bit◮ Carry-out untuk tiap blok adalah c8, c16, c24 dan c32

◮ Terdapat 2 pendekatan untuk menghubungkan ke-empatblok

◮ Ripple-carry◮ Carry-lookahead level-2





([email protected])







Lisensi

Ripple-Carry Antar Blok





([email protected])







Lisensi

Carry-lookahead Level-2





([email protected])







Lisensi

Carry-lookahead Level-2

◮ Persamaan CLA level-2P0 = p7p6p5p4p3p2p1p0

G0 = g7 + p7g6 + p7p6g5 + · · ·+ p7p6p5p4p3p2p1g0

c8 = G0 + P0c0

c16 = G1 + P1c8 = G1 + P1G0 + P1P0c0

c24 = G2 + P2G1 + P2P1G0 + P2P1P0c0

c32 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2P1P0c0





([email protected])







Lisensi







Lisensi





([email protected])







Lisensi

Analisis Rangkaian CLA Hirarki

◮ Asumsi konstrain fan-in adalah 4 masukan, waktu yangdiperlukan untuk melakukan operasi penambahan 2bilangan 32-bit meliputi:

◮ Lima delay gerbang untuk membentuk term Gi dan Pi , 3delay gerbang untuk CLA level-2, dan satu delay untukmenghasilkan bit sum akhir

◮ Sebenarnya bit sum final diperoleh setelah 8 delay karena c32tidak digunakan untuk menghitung bit sum

◮ Operasi lengkap, termasuk deteksi overflow (c31 ⊕ c32),membutuhkan 9 delay gerbang

◮ Bandingkan 65 delay di ripple-carry adder





([email protected])





Desain Adder

Lisensi

LisensiCreative Common Attribution-ShareAlike 3.0 Unported (CCBY-SA 3.0)

◮ Anda bebas:◮ untuk Membagikan — untuk menyalin, mendistribusikan,

dan menyebarkan karya, dan◮ untuk Remix — untuk mengadaptasikan karya

◮ Di bawah persyaratan berikut:◮ Atribusi — Anda harus memberikan atribusi karya sesuai

dengan cara-cara yang diminta oleh pembuat karyatersebut atau pihak yang mengeluarkan lisensi

◮ Cantumkan sumber asal file ini, yaituhttp://didik.blog.undip.a .id/2012/02/24/kuliah-sistem-digital-tsk-205-2011/◮ Pembagian Serupa — Jika Anda mengubah, menambah,

atau membuat karya lain menggunakan karya ini, Andahanya boleh menyebarkan karya tersebut hanya denganlisensi yang sama, serupa, atau kompatibel.

◮ Lihat:Creative Commons Attribution-ShareAlike 3.0 Unported License




http://creativecommons.org/licenses/by-sa/3.0/

Desain Rangkaian Aritmatika - .: Eko Didik Widianto :. · Rangkaian untuk unit...

Documents

Transcript of Desain Rangkaian Aritmatika - .: Eko Didik Widianto :. · Rangkaian untuk unit...