Basic Vhdl

download Basic Vhdl

of 14

Transcript of Basic Vhdl

Materi VHDL 1. Review Sistem Digital 2. HDL Design Flow 3. Proses Perancangan 4. Entity dan architecture 5. Macam-macam deskripsi architecture 6. Process Statement 7. Library 8. Package 9. Hirarki 10. Studi Kasus A. PENDAHULUAN VHDL : VHSIC Hardware Description Language dimana VHSIC: Very High Speed Integrated Circuit. VHDL adalah salah satu jenis bahasa HDL tingkat tinggi yang digunakan untuk: 1. Design Entry (synthesis) untuk FPD dan ASIC. Menjelaskan (menerangkan) struktur dan perilaku (behaviour) dari rancangan elektronika digital yang dibuat. Rancangan yang dibuat ini nantinya dapat diimplementasikan pada sistem digital baik berupa FPD (Field Programmable Devices) atau ASIC (Application Specific Integrated Circuit). 2. Melakukan simulasi (analisis) 3. Test (uji coba) fungsionalitas dari rancangan. Contoh HDL yang lain: Verilog, Abel, IHDL (Intel HDL), dan UDL/I VHDL pada awalnya dikembangkan oleh departemen pertahanan Amerika (DoD) pada tahun 1981. Pada tahun 1987 pengelolaanya diserahkan ke IEEE supaya bisa dipakai secar luas oleh pihak industri. IEEE yang melakukan standardisasi pada VHDL (1987, 1992, 1999). B. VHDL Design Flow Langkah-langkah proses desain pada sistem digital secara konvensioal 1. Deskripsi sistem secara informal (blok I/O dengan penjelasannya) 2. Persamaal Bool (termasuk setelah minimisasi misalnya dengan K-map) 3. Rangkaian Skematika (termasuk setelah minimisasi gate misalnya dengan De Morgan) 4. Implementasi Pada proses desain konvensional ini: - Perancang harus memahami komponen dasar rangkaian (gate dan flip-flop). - Ada banyak problem untuk sistem besar (persamaan yang banyak dan skematika rumit) - Susah melakukan modifikasi rancangan.

Laboratorium Elektronika Dasar, Teknik Elektro FTI ITS

1

Langkah-langkah proses desain sistem digital dengan menggunakan VHDL 1. Deskripsi informal sistem (blok I/O dengan penjelasannya). 2. Deskripsi dengan VHDL. 3. Sintesa. 4. Implementasi. Pada proses desain dengan VHDL ini - Deskripsi dengan VHDL dapat merupakan deskripsi tingkat tinggi (high/behavioral level), gate level, atau yang lain karena VHDL merupakan bahasa yang human and machine readable. - Proses sintesa dan implementasi dilakukan secara otomatis oleh sebuah tools. Demikian juga editor untuk mendeskripsikan VHDL. - Hasil implementasi (pada hardware) tidak bisa dibaca, sehingga memiliki kerahasiaan yang tinggi. - Biasanya hardware untuk implementasi memiliki kecepatan yang tinggi dibandingkan dengan mikroporosesor/mikrokontroler. Catatan: Mikroprosesor/mikrokontroler biasanya disebut juga software programmable device, sedangkan PLD atau FPGA disebut hardware programmable device C. Proses Perancangan dengan VHDL Contoh: Akan dirancang sebuah detektor bilangan prima 3-bit. Sistem dapat digambarkan dengan blok diagram dan tabel kebenaran sebagai berikut:

Blok Diagram

Tabel Kebenaran Dengan K-map (minimisasi) diperoleh persamaan logika sebagai berikut:

K-map Persamaan logika:

Laboratorium Elektronika Dasar, Teknik Elektro FTI ITS

2

Persamaan logika tersebut salah satu cara untuk membuat deskripsi VHDL. Pada contoh kali ini akan dipakai Warp dari Cypress untuk mengedit deskripsi VHDL, simulasi, serta sintesisnya. Pada Warp terdapat 2 macam tools, yaitu Galaxy untuk mengedit rancangan dan melakukan sintesis serta Nova untuk melakukan simulasi. Deskripsi bahasa VHDL

Beberapa hal dasar untuk deskripsi VHDL diatas: - Pada prinsipnya, deklarasi dengan menggunkan VHDL terdiri atas dua bagian: - Deklarasi entity Untuk menjelaskan interface rancangan dengan dunia luar (pin input dan output). - Deklarasi Arsitektur Untuk menjelaskan fungsionalitas dari rancangan. Deklarasi arsitektur diawali dengan begin dan diakhiri dengan end. Ada banyak cara untuk menjelaskan fungsionalitas, misalnya dengan persamaan logika seperti diatas. - Bahasa VHDL tidak case sensitive, misalnya huruf a (lower-case) dianggap sama dengan huruf A (upper-case). - Setiap statemen diakhiri dengan semikolon (;) - Tanda