Antarmuka Komunikasi Data Digital Bit-Paralel Asinkron...

Antarmuka Komunikasi Data Digital Bit-Paralel Asinkron antar

Piranti Rangkaian Terpadu

Faizal Arya Samman1, Thagiat Ahsan ADP2 dan Fandi Nugraha3

Departemen Teknik Elektro, Fakultas Teknik, Universitas Hasanuddin

Kampus Gowa, Jl. Poros Malino, Km. 20, Borongloe 92172

[email protected], [email protected], [email protected]

Abstract—This paper proposes a design concept for a board-

to-board inter-devices bit-parallel data communication

interface. The interface communicates date with a

handshake protocol, where the setting time for validity

signal can be flexibly adjusted in accordance with the wiring

conditions. The adjustment is made to guarantee the data

integrity and the validity of all data bits. The interface

hadrware architecture is modeled in VHDL, and then

simulated using a HDL simulator. It has been synthesized

using an FPGA device. (Abstract)

Intisari—Paper ini memaparkan sebuah konsep desain

antarmuka komunikasi data dengan mode pengiriman bit-

bit data secara paralel pada sistem komunikasi data antar

piranti dalam papan cetak elektronik yang terpisah.

Antarmuka komunikasi ini bekerja dengan mode

handshaking dengan kecepatan pengiriman status validasi

data yang dapat diatur secara fleksibel mengikuti kondisi

pengkabelan. Pengaturan tersebut dilakukan untuk

menjamin integritas dan validitas penerimaan bit-bit data

tersebut. Rancangan arsitektur perangkat keras antarmuka

telah dimodelkan ke dalam bahasa VHDL, telah

disimulaiskan menggunakan sebuah simulator HDL.

Antramuka tersebut telah disintesis dengan menggunakan

piranti FPGA. (Intisari)

Keywords-Komunikasi bit-paralel, Antarmuka Asinkron,

Protokol Komunikasi, Multi Prosesor, VHDL (key words)

I. PENDAHULUAN

Komunikasi data digital merupakan bagian yang sangat penting dalam sebuah sistem elektronika modern. Dua atau lebih piranti yang terpasang di atas sebuah papan cetak elektronik atau biasa disebut sebagai printed circuit board (PCB) terkadang perlu untuk saling berkomunikasi untuk bersamasamamengerjakan sebuah fungsi secara sistematis. Sebuah piranti ADC (Analog-to-Digital Converter) misalnya perluuntuk mengirimkan data hasil konversi sinyal sensor ke sebuah unit pengolah data untuk selanjutnya diolah agar menghasilkan sinyal tertentu yang diinginkan. Dalam sistem komputer modern juga ditemukan berbagai piranti unit pengolah data yang saling berkomunikasi satu sama lain.

Protokol komunikasi data digital secara umum, ditinjau dari segi lebar data yang dikirimkan, dapat dibedakan atas komunikasi bit-serial dan komunikasi-bit parallel. Protokol komunikasi bit-serial ini sudah banyak yang telah distandarkan, dan juga telah banyak digunakan dewasa ini di antaranya adalah USB (Universal Serial Bus), UART (Universal Asynchronous Receive-Transmit), I2C (Inter Integrated Circuit) [1], SPI (Serial Peripheral Interface), dsb. Sementara itu, protocol komunikasi bit-

paralel yang cukup terkenal dan sudah banyak digunakan adalah PCI (Peripheral Component Interconnect).

Ditinjau dari media transmisinya, komunikasi data digital dapat dilakukan secara nirkabel (wireless) atau dengan kabel. Protokol komunikasi nirkabel yang cukup terkenal dan juga telah distandarkan di antaranya adalah WiFi (Wireless Fidelity), Bluetooth, NFC (Near Field Communication), dsb. Komunikasi nirkabel terus mengalami perkembangan yang cukup pesat. Jenis komunikasi data ini mulai merambah di hampir setiap bidang kehidupan manusia, yang disebabkan oleh kesederhaannya dalam proses instalasi (tanpa kawat). Jenning dkk [2] misalnya telah mengembangkan sebuah sustem komunikasi data antar multi PCB dengan menggunakan komunikasi nirkabel yang dapat berlangsung secara simultan, yang mana selama ini komunikasi antar PCB ini selalu dilakukan melalui kabel.

IC

Device 0

IC

Device 1

Printed Circuit Board (PCB) 0

Printed Circuit Board (PCB) 1

Full duplex

Data Path

HeaderN-bit

Physical Links

(Wires)

Header

Gbr. 1. Komunikasi data digital bit-level paralel antar piranti rangkaian

terpadu pada sistem multi board.

Paper ini akan memaparkan satu kajian mengenai

mode komunikasi data bit-paralel secara asinkron. Mode ini dapat diterapkan pada sebuah perangkat keras yang terdiri dari beberapa elemen komputasi yang saling berkomunikasi pada PCB yang berbeda. Meskipun komunikasi yang kami bangun ini masih menggunakan kabel, dibanding teknik nirkabel, pengaruh interferensi pada komunikasi kabel masih lebih dapat diminimalisir dengan baik. Gbr. 1 memperlihatkan dua buah piranti rangkaian terpadu (IC device 0 dan 1) yang terpasang pada dua papan PCB yang berbeda. Kedua piranti tersebut dapat saling mengirimkan data melalui jalur kawat bit-paralel secara full-duplex. Model komunikasi antara board seperti disebutkan di atas dapat diterapkan antara lain pada sistem superkomputer pada server dan produk gawai (gadget) dengan multi layar, dsb.

CITEE 2017 Yogyakarta, 27 Juli 2017 ISSN: 2085-6350

Departemen Teknik Elektro dan Teknologi Informasi, FT UGM 127

A. Penelitian Terkait

Perkembangan teknologi informasi dan teknologi

semikonduktor disertai dengan peningkatan kebutuhan

konsumen akan aplikasi-aplikasi yang lebih interaktif dan

lebih kompleks telah memicu kebutuhan akan sistem

komputer dengan kinerja yang lebih tinggi. Kinerja

komputer dapat ditingkatkan dengan menaikkan frekuensi

kerjanya. Pendekatan ini berpotensi meningkatkan

kebutuhan daya listrik yang lebih tinggi. Pendekatan lain

dapat dilakukan dengan meningkatkan jumlah elemen-

elemen pengolah data di dalam sistem, yang lebih dikenal

dengan istilah multi prosesing [3].

Salah satu tantangan pada sistem multi prosesor

adalah jaringan interkoneksi dengan bandwidth yang

memadai, sehingga data dapat dikomunikasikan dengan

baik. Jaringan on-Chip atau Network-on-Chip (NoC)

adalah salah satu infrastruktur komunikasi data yang

sangat menjanjikan [4], [5]. Sistem Multi Prosesor

berbasis NoC ini biasanya bekerja menggunakan konsep

GALS (Globally Asynchronous Locally Synchronous)

[6]. Jalur interkoneksi tradisional sepert sistem bus sudah

tidak dapat lagi menjawab tantangan skalabilitas

bandwidth dalam menghadapi trafik data yang sangat

tinggi. Untuk sistem multi core dengan jumlah core pada

skala belasan, degradasi kinerja sistem bus sudah dapat

terlihat dengan jelas.

Dalam konsep GALS, setiap prosesor dapat bekerja

menggunakan frekuensi detak yang sama secara lokal

namun berbeda dengan frekuensi detak prosesor yang

lain [7]. jadi, secara global mereka bekerja secara tak

sinkron. Platform NoC yang digunakan bahkan dapat

pula bekerja dengan frekuensi dan/atau fasa detak yang

berbeda dengan core-core prosesor tersebut. Oleh karena

itu, sebuah antarmuka komunikasi bitparalel yang handal

adalah mutlak diperlukan [8].

Sistem Komputer Neuromorfik (SKN) saat ini juga

sedang giat-giatnya dikembangkan [9], [10]. Komputer

Neuromorfik itu sendiri merupakan perangkat keras

rangkaian terpadu aplikasi khusus yang mampu

menjalankan fungsi-fungsi jaringan syaraf tiruan, yang

sudah lama dikembangkan. SpinNaker [11] dan

TrueNorth [12] merupakan contoh chipset rangkaian

terpadu Komputer Neuromorfik yang telah

dikembangkan saat ini. Hal yang sangat terkait antara

Komputer Neuromorfik dengan topik yang dibahas dalam

paper ini adalah bahwa dalam SKN terdapat pula

interkoneksi antar piranti chipset selain komunikasi antar

core, yang bekerja berdasarkan konsep GALS seperti

disinggung sebelumnya.

Di lihat dari situs (on-site) atau lokasi terjadinya

proses pertukaran data, maka komunikasi bit-paralel

dapat dikategorikan sebagai komunikasi antar piranti on-

board, komunikasi antar piranti inter-board dan

komunikasi antar core on-chip. Ketiga proses komunikasi

tersebut memiliki bentuk tantangan perancangan yang

berbeda-beda. Komunikasi antar piranti inter-board

misalnya, yang juga akan dibahas dalam paper ini,

memiliki batas maksimum kecepatan komunikasi data

yang lebih kecil dibandingkan ketiga kedua jenis

komunikasi data yang disebutkan sebelumnya. Hambatan

tersebut disebabkan oleh jalur fisik komunikasi data yang

terjadi di luar piranti chipset.

Dilihat dari sisi teknik komunikasinya datanya,

komunikasi bit-paralel dapat dilakukan dengan berbagai

metode, di antaranya adalah dengan metode sinkronisasi

sumber (source synchronous) [13], metode handshake

dan pendekatan lain dengan memanfaatkan buffer First-

In First-Out (FIFO) detak-ganda atau dualclock FIFO

[14]. Masing-masing teknik memiliki kelebihan dan

kekurangan. Metode FIFO detak-ganda hanya ideal

dilakukan pada mode komunikasi on-chip. Metode

sinkronisasi sumber, yang mengharuskan adanya jalur

khusus untuk detak sinkronisir, dapat membuat konsumsi

daya pada mode komunikasi antar board menjadi lebih

tinggi.

B. Kontribusi

Paper ini memberikan kontribusi pada pendekatan rancangan antarmuka komunikasi data board-to-board bit-paralel yang dapat direkonfigurasi. Pengiriman sinyal valid, yang dapat diatur penundaannya seperti dijelaskan nanti dalam Bagian II-B melalui Gbr. 3, membuat rancangan antarmuka komunikasi kami dapat disesuaikan dengan kondisi pengkabelan serta panjang kabel. Kedua faktor tersebut sangat mempengaruhi capaian waktu mantap yang paling panjang dari setiap bit-bit data. Oleh karena itu, pendekatan kami ini memungkinkan proses tuning pada saat memulai menjalankan aplikasi komunikasi data, sehingga data rate paling maksimum dapat dicapai, yang disesuaikan dengan kondisi kabel komunikasi seperti dijelaskan sebelumnya.

II. MIKRO ARSITEKTUR DAN PROTOKOL KOMUNIKASI

A. Arsitektur Transceiver

Arsitektur transceiver dari modul antarmuka komunikasi data bit-paralel yang disajikan pada paper ini ditunjukkan pada Gbr. 2. Pada gambar tersebut terlihat dua modul transceiver yang saling terinterkoneksi melalui saluran kawat fisik fullduplex. Kedua modul tersebut, yang ditanamkan ke dalam piranti IC yang berbeda, juga berada pada PCB yang berbeda. Frekuensi kerja atau frekuensi detak modul pengirim dapat saja sama, lebih lecil atau lebih besar daripada modul penerima. Secara umum terlihat bahwa pada setiap jalur komunikasi terdapat tiga buah jalur utama yaitu jalur data (N buah bit)dan dua buah jalur kendali yaitu VALID dan ACK.

Buffer FIFO pada arsitektur transceiver berfungsi untuk menyimpan sementara data yang terkirim dari memori computer atau yang akan dikirim ke memori komputer. Buffer FIFO memiliki parameter yang disebut sebagai kedalaman buffer atau DEPTH atau dapat diterjemahkan sebagai jumlah slot register yang dapat digunakan untuk menyimpan data. Buffer FIFO bersama-sama dengan modul transmitter (TX) dan modul receiver (RX) memiliki jalur data N-bit, yang lebar bitnya dapat disetting sembarang misalnya sebesar 16 bit, 32 bit atau 64 bit.

Transceiver di atas telah dimodelkan ke dalam bahasa deskripsi perangkat keras VHDL dengan lebar bit dan DEPTH FIFO yang dapat diatur.

ISSN: 2085-6350 Yogyakarta, 27 Juli 2017 CITEE 2017

128 Departemen Teknik Elektro dan Teknologi Informasi, FT UGM

B. Model Protokol Komunikasi

Protokol komunikasi bit-paralel bekerja berdasarkan sebuah prinsip yang sederhana, yaitu bahwa status validitas data disampaikan ke sisi pengirim ketika seluruh bit telah mencapai titik keadaan mantap (steady-point), sehingga kecepatan pengiriman status validitas data ini mesti didasarkan pada sebuah bit data yang mengalami transisi ke keadaan mantap yang paling lama. Gbr. 3

memperlihatkan kondisi transien atau peralihan bit-bit data mulai pada saat bit-bit disuntikkan ke jalur fisik hingga mencapai kondisi mantap. Dalam gambar tersebut, terlihat status validitas data (VALID) yang diinisiasi berdasarkan pada bit data yang memiliki waktu settling (settling-time) paling lama. Dalam gambar diperlihatkan sebuah contoh dimana bit ke-N memiliki waktu transisi yang paling lambat.

ackack

buffout_full

buffin_empty

buffin_write

FIFO

wr_en

din

num_data

empty

full

RX

valid

dindout

full

reqw

inbuff

buffin_full

acknumdat_bfin

rd_enbuffin_read

buff_mem

outbuffmem_data_reg

numdat_bfout

buffout_write

buffout_read

buffout_empty

TX doutdin

valid

ack

rd_buff

reqtx

FIFO

wr_en

din

num_datard_en

dout

full

empty

Clk0

dout

ack

datalink

valid

datalink

valid

ack

rd_en

numdat_bfin

RX

valid

din dout

full

reqw

Clk1

TXdout din

valid

ack

rd_buff

reqtx

FIFO

wr_en

din

num_datard_en

dout

full

empty

FIFO

wr_en

din

num_data

dout

empty

full

buffin_read

buffin_empty

buffout_write

mem_data_reg

buff_mem

buffin_write

buffin_full

inbuff

outbuff

buffout_empty

buffout_read

numdat_bfout

buffout_full

IC DEVICE 0 IC DEVICE 1

N-bit N-bit

N-bitN-bit

N-bitN-bitN-bit

N-bit N-bitN-bit

ack

Ph

ysic

al

Lin

ks

rd_en

Gbr. 2. Arsitektur Modul-modul transceiver.

Clk0

Valid

Data[0]

Data[1]

Data[2]

Data[...]

Data[N] The slowest steady point

ΔtVS

ΔtV

The slowest settling time, tSS

Valid initial time, tVI

Time, t

tPHY

tS2

tS...

tS1

tS0

tSN

tTRAN

Gbr. 3. Tanggapan peralihan bit-bit data yang terkirim pada jalur fisik.

III. HASIL SIMULASI

Pada bagian ini akan diperlihatkan hasil simulasi model transceiver yang telah dirancang. Simulasi dirancang dengan mengukur latency pengiriman setiap data word dalam satuan siklus detak (clock cycle). Latency merupakan waktu tunda yang diukur dalam satuan jumlah siklus detak yang dibutuhkan oleh setiap data word untuk sampai pada sebuah titik pengukuran tertentu.

Dalam eksperiman yang kami lakukan, sekian ribu data word diinjeksi ke dalam modul transceiver pengirim (modul pada IC device 0) untuk kemudian dikirimkan ke transceiver penerima (modul pada IC device 1). Namun demikian, kami hanya menampilkan data pengukuran

untuk data word ke 50 agar grafik kurva dapat terlihat dengan lebih jelas.

Simulasi dijalankan dengan ukuran slot FIFO yang berbeda. Dalam simulasi ini digunakan FIFO DEPTH 4 dan 16. Untuk setiap FIFO DEPTH yang berbeda, simulasi dijalankan pula untuk 3 kondisi frekuensi detak, yaitu kondisi frekuensi detak pengirim sama, lebih besar dan lebih kecil dari frekuensi detak penerima. Dan dari setiap grafik yangditampilan, simulasi dijalankan dengan variasi Delay Data Read yang berbeda. Bentuk simulasi tersebut menggambarkan pengaruh waktu tunda sebuah prosesor pada sisi penerima data untuk melayani interupsi pembacaan data dari buffer FIFO akibat rutinitas prosesor tersebut dalam menjalankan aplikasi tertentu.

A. Simulasi dengan FIFO DEPTH=4

Gbr. 4, Gbr. 5, Gbr. 6 memperlihatkan hasil simulasi pengukuran latency dengan parameter FIFO DEPTH=4 masing-masing untuk kasus frekuensi detak modul pengirim sama, lebih besar dan lebih kecil daripada frekuensi detak penerima. Pengukuran Latency dilakukan pada sisi terminal luaran unit receiver di dalam modul transceiver penerima data.

Untuk kasus frekuensi detak modul pengirim sama dengan frekuensi detak modul penerima seperti terlihat pada Gbr. 4, dapat kita lihat bahwa latency data untuk setiap waktu tunda pembacaan data (Delay Data Read) adalah hampir seragam kecuali untuk kondisi Delay Data Read sebesar 16 dan 32 siklus detak. Pada kondisi tersebut terlihat perbedaan yang tidak terlalu signifikan untuk pembacaan data 33 keatas.



Gbr. 4. Hasil simulasi pengukuran Data Latency untuk kasus frekuensi detak modul pengirim sama dengan frekuensi detak penerima.

Untuk kasus frekuensi detak modul pengirim lebih besar daripada frekuensi detak modul penerima seperti terlihat pada Gbr. 5, terlihat bawah waktu tunda pembacaan data (Delay Data Read) sangat mempengaruhi latency setiap data. Sedangkanuntuk kasus frekuensi detak modul pengirim lebih kecil daripada frekuensi detak modul penerima seperti terlihat pada Gbr. 6, latency data terlihat seragam untuk setiap perbedaan waktu tunda pembacaan data yang berbeda.

Gbr. 5. Hasil simulasi pengukuran Data Latency untuk kasus frekuensi detak modul pengirim lebih besar daripada frekuensi detak penerima.

Gbr. 6. Hasil simulasi pengukuran Data Latency untuk kasus frekuensi detakmodul pengirim lebih kecil daripada frekuensi detak penerima.

Gbr. 7. Hasil simulasi pengukuran rata-rata data rate untuk kasus frekuensi detak modul pengirim lebih besar daripada frekuensi detak penerima.

Gbr. 7 memperlihatkan hasil simulasi pengukuran rata-rata data rate diukur dalam satuan jumlah word per cycle untukkasus frekuensi detak modul pengirim lebih besar daripada frekuensi detak penerima. Terlihat bahwa kecepatan aliran data bergerak pada nilai sekitar 0.055 word per siklus, dimana detak siklus ini acuannya diambil pada detak piranti pengirim. Terlihat bahwa data rate pada sisi pengirim dan penerima bergerak ke titik mantap yang sama.

B. Simulasi dengan FIFO DEPTH=16

Gbr. 8, Gbr. 9, Gbr. 10 memperlihatkan hasil simulasi

pengukuran latency dengan parameter FIFO DEPTH=16

masing-masing untuk kasus frekuensi detak modul

pengirim sama, lebih besar dan lebih kecil daripada

frekuensi detak penerima. Pengukuran Latency dilakukan

pada sisi terminal luaran unitreceiver di dalam modul

transceiver penerima data.

Untuk kasus frekuensi detak modul pengirim sama

dengan frekuensi detak modul penerima seperti terlihat

pada Gbr. 8, dapat kita lihat bahwa latency data untuk

setiap waktu tunda pembacaan data (Delay Data Read)

adalah hampir seragam kecuali untuk kondisi Delay Data

Read sebesar 16 dan 32 siklus detak. Pada kondisi

tersebut terlihat perbedaan yang tidak terlalu signifikan

untuk pembacaan data 33 keatas. Grafik tersebut

menunjukkan hasil yang tidak berbeda dengan hasil-hasil

simulasi sebelumnya dengan kasus frekuensi detak yang

sama, tetapi dengan ukuran FIFO yang berbeda.

Gbr. 8. Hasil simulasi pengukuran Data Latency untuk kasus frekuensi

detak modul pengirim sama dengan frekuensi detak penerima.



Untuk kasus frekuensi detak modul pengirim lebih

besar daripada frekuensi detak modul penerima seperti

terlihat pada Gbr. 9, terlihat bawah waktu tunda

pembacaan data (Delay Data Read) sangat

mempengaruhi latency setiap data. Sedangkan untuk

kasus frekuensi detak modul pengirim lebih kecil

daripada frekuensi detak modul penerima seperti terlihat

pada Gbr. 10, latency data terlihat seragam untuk setiap

perbedaan waktu tunda pembacaan data yang berbeda.

Sekali lagi, grafik tersebut menunjukkan hasil yang tidak

berbeda dengan hasil-hasil simulasi sebelumnya dengan

kasus frekuensi detak pengirim yang lebih besar dan

lebih kecil dari frekuensi detak penerima, tetapi dengan

ukuran FIFO yang berbeda.


detak modul pengirim lebih besar daripada frekuensi detak penerima.


detak modul pengirim lebih kecil daripada frekuensi detak penerima.

Gbr. 11 memperlihatkan hasil simulasi pengukuran

rata-rata data rate diukur dalam satuan jumlah word per

cycle untuk kasus frekuensi detak modul pengirim lebih

besar daripada frekuensi detak penerima. Terlihat bahwa,

seperti pada hasil sebelumnya, kecepatan aliran data

bergerak pada nilai sekitar 0.055 word per siklus, dimana

detak siklus ini acuannya diambil pada detak piranti

pengirim. Terlihat pula bahwa data rate pada sisi

pengirim dan penerima bergerak ke titik mantap yang

sama.

IV. HASIL SINTESIS LOGIKA

Kami telah mensintesis model VHDL dari modul

transceiver yang telah dikembangkan, yang terdiri dari

sebuah unit transmitter, sebuah unit receiver dan dua

buah buffer FIFO. Tabel I merangkum hasil sintesis

tersebut dengan menggunakan piranti FPGA dari Altera

dengan tipe divais Cyclone III EP3C16F484C6. Di dalam

tabel diperlihatkan jumlah logic element yang dibutuhkan

untuk mensintesis modul transceiver, serta informasi

batas maksimum frekuensi detak dalam satuan Mega

Hertz. Sintesis dilakukan untuk setiap parameter DEPTH

FIFO dan lebar bit data yang berbeda. Gbr. 12 memperlihatkan skematika rangkaian hasil

sintesis menggunakan software tools QuartusII dari Altera untuk desain dengan lebar data 32 bit dan jumlah slot FIFO sebanyak 16.

Gbr. 11. Hasil simulasi pengukuran rata-rata data rate untuk kasus

frekuensi detak modul pengirim lebih besar daripada frekuensi detak

penerima.

Gbr. 12. Skematika rangkaian hasil sintesis.



TABLE I. HASIL SINTESIS LOGIKA MENGGUNAKAN PIRANTI

FPGA CYCLONE III BUATAN ALTERA.

FIFO

Depth

Lebar Bit Data

16 bit 32 bit 64 bit

4 317 (250 MHz) 542 (250 MHz) 991 (250 MHz)

8 538 (250 MHz) 972 (250 Mhz) 1883 (245.1 Mhz)

16 1045 (250 Mhz) 1925 (219.35 MHz) 3685 (212.13 MHz)

V. KESIMPULAN

Sebuah konsep desain modul transceiver yang dapat

digunakan untuk mengkomunikasi data secara bit-paralel

dalam lingkungan operasi tak sinkron telah ditunjukkan

pada paper ini. Modul transceiver tersebut dapat

digunakan sebagai antar muka antara dua piranti

elektronika terpadu yang terhubung melalui jalur kabel

fisik di luar chipset piranti rangkaian terpadu tersebut.

Konsep desain dibangun menggunakan jalur data (data

path) dan jalur sinyal kendali (control path). Jalur sinyal

kendali terdiri dari sinyal “valid” dan sinyal

“acknowledge”, yang berfungsi memandu proses

komunikasi data agar integritasnya dapat dijamin dengan

baik.

Kinerja antarmuka komunikasi sangat tergantung

pada frekuensi detak dari dua buah piranti yang saling

berkomunikasi. Kinerja terbaik ditunjukkan ketika

frekuensi detak pengirim sama dengan frekuensi detak

modul penerima. Ketika frekuensi detak modul pengirim

lebih besar daripada frekuensi detak penerima, maka

kinerja modul transceiver mulai menurun, atau latency

data mengalamai peningkatan.

Namun demikian, secara umum modul transceiver

mampu menjamin keutuhan data sepanjang status

validitas data dapat dikirim tepat waktu pada jalur fisik

komunikasi data. Hasil sintesis menunjukkan bahwa

ukuran jumlah gerbang logika untuk

mengimplementasikan modul transceiver berbeda-beda

tergantung pada ukuran lebar bit datanya dan jumlah slot

dalam buffer FIFO-nya.

Implementasi pada Piranti FPGA Altera Cyclone III

misalnya membutuhkan sejumlah 3685 logic element

dengan maksimum frekuensi kerja sekitar 212 MHz

untuk FIFO buffer dengan 16 slot data dan ukuran lebar

bit data sebesar 64-bit.

Pengetahuan mengenai berapa waktu settling

maksimum dari bit-bit data yang merambat pada jalur

fisik tidak jelas diketahui dalam proses runtime. Oleh

karena itu, penemuan metode baru untuk mengestimasi

waktu settling maksimum tersebut secara runtime

merupakan tantangan menarik ke depan.

UNGKAPAN TERIMA KASIH

Penulis mengungkapkan terima kasih kepada Kementerian Riset,

Teknologi dan Pendidikan Tinggi, Republik Indonesia atas

dukungannya terhadap riset kami dengan tema “Sistem

Multiprosesor On-Chip untuk Produk Smart Gadget Multi Layar

Sentuh” melalui skema Hibah Penelitian Unggulan Strategis

Nasional (PUSNAS) dengan nomor kontrak hibah

005/SP2H/PPM/DPRM/IV/2017 Tahun 2017.

DAFTAR PUSTKAKA

[1] W. Andrysiewicz, D. Kocielnik, and M. Mikowicz, “I2c hardware master serial interface for asynchronous adcs,” in 2015 IEEE International Symposium on Systems Engineering (ISSE), Sept 2015, pp. 77–81.

[2] M. Jenning, B. Klein, R. Hahnel, D. Plettemeier, D. Fritsche, G. Tretter, C. Carta, F. Ellinger, T. Nardmann, M. Schroter, K. Nieweglowski, K. Bock, J. Israel, A. Fischer, N. U. Hassan, L. Landau, M. Dorpinghaus, and G. Fettweis, “Energy-efficient transceivers for ultra-highspeed computer board-to-board communication,” in 2015 IEEE International Conference on Ubiquitous Wireless Broadband (ICUWB), Oct 2015, pp. 1–5.

[3] B. Bohnenstiehl, A. Stillmaker, J. J. Pimentel, T. Andreas, B. Liu, A. T. Tran, E. Adeagbo, and B. M. Baas, “KiloCore: A 32-nm 1000-Processor Computational Array,” IEEE Journal of Solid-State Circuits, vol. 52,no. 4, pp. 891–902, Apr. 2017.

[4] P. Vivet, Y. Thonnart, R. Lemaire, C. Santos, E. B. C. Bernard, F. Darve, D. Lattard, I. Miro-Panades, D. Dutoit, F. Clermidy, S. Cheramy, F. P. Abbas Sheibanyrad and, E. Flamand, J. Michailos, A. Arriordaz, L. Wang, and J. Schloeffel, “A 4x4x2 Homogeneous Scalable 3D Network-on-Chip Circuit With 326 MFlit/s 0.66 pJ/b Robust and Fault Tolerant Asynchronous 3D Links,” IEEE Journal of Solid-State Circuits, vol. 52, no. 1, pp. 33–49, Jan. 2017.

[5] F. A. Samman, T. Hollstein, and M. Glesner, “Runtime Contention- and Bandwidth-Aware Adaptive Routing Selection Strategy for Networkson-Chip,” IEEE Trans. Parallel and Distributed Systems, vol. 24, no. 7, pp. 1411–1421, July 2013.

[6] A. T. Tran, D. N. Truong, and B. Baas, “A Reconfigurable Source-Synchronous On-Chip Network for GALS Many-Core Platforms,” IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, vol. 29, no. 6, pp. 897–910, June 2010.

[7] Y. Jiang, H. Zhang, H. Zhang, H. Liu, X. Song, M. Gu, , and J. Sun, “Design of Mixed Synchronous/Asynchronous Systems with Multiple Clocks,” IEEE Trans. on Parallel and Distributed Systems, vol. 26, no. 8, pp. 2220–2232, Aug. 2015.

[8] S. Engelberg and O. Keren, “Reliable Communications across Parallel Asynchronous Channels with Arbitrary Skews,” IEEE Trans. on Information Theory, vol. 63, no. 2, pp. 1120–1129, Feb. 2017.

[9] P. Merolla, J. Arthur, R. Alvarez, J.-M. Bussat, and K. Boahen, “A Multicast Tree Router for Multichip Neuromorphic Systems,” IEEETrans. on Circuits and Systems–I: Regular Papers, vol. 61, no. 3, pp. 820–833, Mar. 2014.

[10] G. Indiveri and S.-C. Liu, “Memory and Information Processing in Neuromorphic Systems,” Proceedings of the IEEE, vol. 103, no. 8, pp. 1379–1397, Aug. 2015.

[11] E. Painkras, L. A. Plana, J. Garside, S. Temple, F. Galluppi, C. Patterson, D. R. Lester, A. D. Brown, and S. B. Furber, “SpiNNaker: A 1-W 18-Core System-on-Chip for Massively-Parallel Neural NetworkSimulation,” IEEE Journal of Solid-State Circuits, vol. 48, no. 8, pp. 1943–1953, Aug. 2013.

[12] F. Akopyan, J. Sawada, A. Cassidy, R. Alvarez-Icaza, J. Arthur, P. Merolla, N. Imam, Y. Nakamura, P. Datta, G.-J. Nam, B. Taba, M. Beakes, B. Brezzo, J. B. Kuang, R. Manohar, W. P. Risk, B. Jackson, and D. S. Modha, “TrueNorth: Design and Tool Flow of a 65mW 1 Million Neuron Programmable Neurosynaptic Chip,” IEEE Trans. On Computer-Aided Design of Integrated Circuits and Systems, vol. 34, no. 10, pp. 1537–1557, Oct. 2015.

[13] T. O. Dickson, Y. Liu, A. Agrawal, J. F. Bulzacchelli, H. A. Ainspan, Z. Toprak-Deniz, B. D. Parker, M. P. Beakes, M. Meghelli, and D. J. Friedman, “A 1.8 pj/bit 16 16 gb/s source-synchronous parallel interface in 32 nm soi cmos with receiver redundancy for link recalibration,” IEEE Journal of Solid State Circuits, 2016.

[14] R. W. Apperson, Z. Yu, M. J. Meeuwsen, T. Mohsenin, and B. M. Baas, “A scalable dual-clock fifo for data transfers between arbitrary and haltable clock domains,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 15, no. 10, pp. 1125–1134, Oct 2007.



Antarmuka Komunikasi Data Digital Bit-Paralel Asinkron...

Documents

Transcript of Antarmuka Komunikasi Data Digital Bit-Paralel Asinkron...