6 Pengganda Tegangan Limiter
16
PENGGANDA TEGANGAN VOLTAGE MULTIPLIER
-
Upload
haqi-baehaqi -
Category
Documents
-
view
523 -
download
0
description
Transcript of 6 Pengganda Tegangan Limiter
PENGGANDA TEGANGAN
VOLTAGE MULTIPLIER
PENGGANDA SETENGAH GELOMBANG
D1
C1
C2
+
-
D2 D2C1
C2
+
-
D1
+- +-
+
-
D1
C1 D2
C2 VOUT
PENGGANDA GELOMBANG PENUH
C1
C2
+
-
+
-
VP
VP
2 VPRL
C1
C2
+
-
-
VP
RL
C1
C2
+
-
+
-
VP
VP
2 VPRL
+
-
-
+
PENGALI TIGA TEGANGAN
D1 D2
VOUT = 3VP
D3C1
C2
C3
VP 2VP
2VP
- + - +
-
PENGALI EMPAT TEGANGAN
D1 D2
VOUT = 4VP
D3C1
C2
C3
VP 2VP
2VP
- + - +
-
D4
C4
+ +-2VP
PEMBATAS (LIMITER)
RL
+VP
-VP -VP
R
PEMBATAS DENGAN PRATEGANGAN
RL
R
+VP
-VP -VP
V + 0,7
V
PEMBATAS GABUNGAN
D1
RL
R
+VP
-VP
V1 + 0,7
V1
D2
V2
+
-
-
+
V2 - 0,7
PENJEPIT DC (DC CLAMPER)
D1
C
- +
RL
+VP
-VP
2VP
0
DETEKTOR PUNCAK KE PUNCAK
D1
D2
VOUT
C1
C2 RL
VP
2VP
+-
+
-
2VP
RANGKAIAN DIODA TAK SEIMBANG
Beban tak seimbang ialah beban yang mempunyai resistansi lebih tinggi pada setengah siklus dibanding dengan setengah siklus lainnya.
Akibatnya arus akan lebih besar pada setengah siklus dibanding dengan setengah siklus lainnya, sehingga kapasitor akan termuati dan memiliki tegangan jepit.
Tegangan ini akan mengurangi tegangan sumber sehingga tegangan keluaran dioda akan menjadi kecil atau nol.
JALUR KEMBALI DC
RL
RL
DC
BENAR
SALAH
+VP
TIDAK ADA SINYAL
Pada Gambar-2, kapasitor akan terisi setiap kali dioda menghantar sehingga dalam beberapa siklus, kapasitor akan bertegangan sebesar VP. Tegangan ini akan menetralisir tegangan dari sumber sehingga tegangan yang sampai ke diode menjadi nol. Akibatnya tidak ada tegangan yang dihasilkan penyearah.
Pada Gambar-1 dioda akan menghantar pada setiap siklus positip dari sumber sehingga beban akan menerima hasil penyearahan setengah gelombang.
Untuk menghindari hal ini maka perlu ditambahkan sebuah tahanan setelah kapasitor sehingga kapasitor akan mengalami proses pengisian pada siklus positip dan mengalami pengosongan pada siklus negatip.
RL
DC
RD
Agar arus pengisian dan pengosongan kapasitor sama besar maka RD << RL.
RL
DC
RD
RL
DC
RD
+
-
+
-
I1 I2
I1
