13 Kel07 Tt2a Tejo Yulianto

24
LAPORAN LABORATORIUM DIGITAL PROGRAM STUDI TEKNIK TELEKOMUNIKASI PERCOBAAN 13 FLIP – FLOP Nama Praktikan : Tejo Yulianto (1312030010) Nama Rekan Kerja : 1. Linawati (1312030038) 2. Lusi Oktaviani (1312030014) Kelas/Kelompok : TT-2A/ Kelompok 7 Tanggal Pelaksaan Praktikum : 6 Mei 2013 Tanggal Penyerahan Laporan : 9 Mei 2013 JURUSAN TEKNIK ELEKTRO

description

LAPORAN TEKNIK DIGITAL

Transcript of 13 Kel07 Tt2a Tejo Yulianto

Page 1: 13 Kel07 Tt2a Tejo Yulianto

LAPORAN LABORATORIUM DIGITAL

PROGRAM STUDI TEKNIK TELEKOMUNIKASI

PERCOBAAN 13

FLIP – FLOP

Nama Praktikan : Tejo Yulianto (1312030010)

Nama Rekan Kerja : 1. Linawati (1312030038)

2. Lusi Oktaviani (1312030014)

Kelas/Kelompok : TT-2A/ Kelompok 7

Tanggal Pelaksaan Praktikum : 6 Mei 2013

Tanggal Penyerahan Laporan : 9 Mei 2013

JURUSAN TEKNIK ELEKTRO

POLITEKNIK NEGERI JAKARTA

9 Mei 2013

Page 2: 13 Kel07 Tt2a Tejo Yulianto

DAFTAR ISI

Halaman Cover ......................................................................................................... i

Daftar Pustaka .......................................................................................................... ii

1. Tujuan ................................................................................................................ 1

2. Dasar Teori ........................................................................................................ 1

3. Alat – Alat yang Digunakan .............................................................................. 3

4. Langkah – Langkah Percobaan ......................................................................... 3

5. Data Hasil Percobaan ........................................................................................ 7

6. Analisis dan Pembahasan ................................................................................. 8

7. Kesimpulan ....................................................................................................... 12

8. Pertanyaan dan Tugas ....................................................................................... 13

9. Daftar Pustaka ................................................................................................. 14

Lampiran

ii

Page 3: 13 Kel07 Tt2a Tejo Yulianto

1. TUJUAN

Merangkai dan mengamati kerja rangkaian dasar flip-flop.

Merangkai dan mengoperasikan IC D-FF (7474) dan IC JK-FF (7476).

Membuktikan tabel kebenaran masing-masing fli-flop.

2. DASAR TEORI

Sistem digital umumnya dibangun dengan menggunakan rangkaian-rangkaian

kombinatorial dan elemen-elemen memory. Elemen memory yang paling banyak

digunakan adalah flip-flop. FF merupakan sesuatu rangkaian logika dengan dua

output, yang satu merupakan sesuatu rangkaian logika dengan dua output, yang satu

merupakan kebalikan dari lainnya (biasanya adalah Q dan Q). Output Q disebut

output FF normal, sedangkan Q adalah output FF inverse.

Berbagai macam flip-flop yang sering digunakan adalah SR flip-flop yang

biasanya terdiri dari rangkaian dasar NOR atau NAND gate, sedangkan JK flip-flop

dibangun dari dua buah clock RS FF yang disambungkan menjadi satu. Jenis lainnya

yaitu : T FF, D FF yang juga merupakan modifikasi dari SR FF. Gambar berikut ini

merupakan symbol dari berbagai macam flip-flop beserta tabel kebenarannya.

2.1. SR FF dengan NOR Gate

Tabel 2.1. Tabel Kebenaran SR Flip-Flop

1

INPUT OUTPUT

S R Q Q

0 0 MEMORI

1 0 1 0

0 1 0 1

1 1 TERLARANG

Page 4: 13 Kel07 Tt2a Tejo Yulianto

2.2. SR FF dengan NAND Gate

Tabel 2.2. Tabel Kebenaran SR Flip-Flop

2.3. JK FLIP-FLOP

Tabel 2.3. Tabel Kebenaran JK Flip-Flop

2.4. D FLIP-FLOP

Tabel 2.4. Tabel Kebenaran D Flip-Flop

2

INPUT OUTPUT

S R Q Q

0 0 TERLARANG

1 0 0 1

0 1 1 0

1 1 MEMORI

INPUT OUTPUT

S R Q Q

0 0 MEMORI

1 0 1 0

0 1 0 1

1 1 TERLARANG

INPUT OUTPUT

D Q Q

1 0 1

0 1 0

Page 5: 13 Kel07 Tt2a Tejo Yulianto

3. ALAT-ALAT YANG DIPERGUNAKAN

No. Alat-alat dan komponen Jumlah

1 IC 7400 (Quad 2 input NAND Gate)

IC 7402 (Quad 2 input NOR Gate)

IC 7474 (D FF)

IC 7476 (JK FF)

1

1

1

1

2 Power Supply DC 1

3 Banana to Banana Cable 2

4 Logic Probe 1

5 Resistor 220Ω 2

6 LED 2

7 Protoboard 1

8 Kabel-kabel penghubung Secukupnya

4. LANGKAH-LANGKAH PERCOBAAN

Langkah-langkah dalam melakukan percobaan adalah sebagai berikut :

1. Perhatikan kaki IC 7400 pada gambar 4.1, dimana notasi A dan B menunjukan

input sedangkan Y adalah output, lengkapi tabel 6.1.

Gambar 4.1. IC Gerbang AND 7400

3

Page 6: 13 Kel07 Tt2a Tejo Yulianto

2. Buatlah rangkaian seperti gambar 4.2.

Gambar 4.2. Rangkaian RS Flip-Flop input aktif rendah

3. Atur power supply pada 5 V

4. Berikan masukan S dan R sesuai tabel 6.2. Catat hasil pada tabel 6.2.

5. Perhatikan kaki IC 7402 pada gambar 4.3, dimana notasi A dan B menunjukan

input sedangkan Y adalah output, lengkapi tabel 6.3.

Gambar 4.3. IC Gerbang NOR

4

Page 7: 13 Kel07 Tt2a Tejo Yulianto

6. Buatlah rangkaian seperti gambar 4.4.

Gambar 4.4. Rangkaian RS Flip-Flop input aktif tinggi

7. Berikan masukan S dan R sesuai tabel 6.4. Catat hasilnya pada tabel 6.4.

8. Perhatikan kaki IC 7474 pada gambar 4.5,lengkapi tabel 6.5.

Gambar 4.5. IC D-FF 7474

9. Buatlah rangkaian seperti gambar 4.6.

Gambar 4.6. Rangkaian D Flip-Flop

5

Page 8: 13 Kel07 Tt2a Tejo Yulianto

10. Berikan masukan sesuai tabel 6.6. Catat hasil pada tabel 6.6.

11. Perhatikan kaki IC 7476 pada gambar 4.7, lengkapi tabel 6.7.

Gambar 4.7. IC JK-FF 7476

12. Buatlah rangkaian seperti gambar 4.8. berikut

Gambar 4.8. Rangkaian JK Flip-Flop

13. Berikan masukan sesuai tabel 6.8. Catat hasilnya pada tabel 6.8.

6

Page 9: 13 Kel07 Tt2a Tejo Yulianto

5. DATA HASIL PERCOBAANTabel 6.1 Identifikasi Kaki IC 7400

Tabel 6.2. RS-FF Input Aktif Rendah (NAND GATE)

INPUT OUTPUTS R Q Q0 0 1 10 1 1 01 1 1 01 0 0 11 1 0 1

Tabel 6.3. Identifikasi Kaki IC 7402

No Gerbang Ke- Input 1 Input 2 Output1 1 2 3 12 2 5 6 43 3 8 9 104 4 11 12 13

Tabel 6.4. RS-FF Input Aktif Tinggi (NOR GATE)

INPUT OUTPUTS R Q Q1 1 0 01 0 1 00 0 1 00 1 0 10 0 0 1

Tabel 6.5. Identifikasi Kaki IC 7474 D-FF

No INPUT OUTPUTPRE CLR CLOCK D Q Q

1 1 4 3 2 5 62 10 13 11 12 9 8

Tabel 6.6. Tabel Kebenaran IC 7474 D-FF

7

8

No Gerbang Ke-

Input 1

Input 2

Output

1 1 1 2 32 2 4 5 63 3 9 10 84 4 12 13 11

Page 10: 13 Kel07 Tt2a Tejo Yulianto

INPUT OUTPUTPRE CLR CLOCK D Q Q

0 0 X X 1 10 1 X X 1 01 0 X X 0 11 1 0 0 11 1 1 1 0

Tabel 6.7. Identifikasi Kaki IC 7476 D-FF

No INPUT OUTPUTPRE CLR CLOCK J K Q Q

1 2 3 1 4 16 15 142 7 8 6 9 12 11 10

Tabel 6.8. Tabel Kebenaran IC 7476 JK-FF

INPUT OUTPUTPRE CLR CLOCK J K Q Q

0 0 X X X 1 10 1 X X X 1 01 0 X X X 0 11 1 0 0 0 11 1 0 1 0 11 1 0 0 0 11 1 1 1 1 01 1 1 0 1 01 1 0 0 1 01 1 1 1 0 1

6. ANALISIS DAN PEMBAHASAN

Tabel 6.1. dan Tabel 6.2. RS-FF Input Aktif Rendah (NAND GATE)

Pada R(Reset) S(Set) Flip-Flop input aktif rendah, dibuat dengan gerbang NAND yaitu IC 7400 dengan identifikasi kaki IC didapat 4 gerbang, dengan gerbang pertama input kaki 1 & 2 outputnya kaki 3 dan seterusnya dapat dilihat pada Tabel 6.1. Pada percobaan yang dilakukan didapat data :

Input S = 0 ,R=0 output Q = 1 dan Q = 1 ,ini karena pada keadaan yang sebenarnya/pada tabel kebenaran RS-FF input aktif rendah jika dimasukkan input 00 maka outputnya terlarang/tidak dapat diprediksi , kondisi ini berarti menerapkan suatu pemicu ada ke dua masukan S dan R pada saat yang sama. Hal ini merupakan suatu pertentangan karena mengandung pengertian bahwa kita berupaya untuk memperoleh keluaran y yang secara serentak sama dengan 1 dan sama dengan 0. Hal ini tidak masuk akal dan oleh sebab itu masukan ini

Page 11: 13 Kel07 Tt2a Tejo Yulianto

dinyatakan terlarang. Pada prakteknya akan terbaca outputnya kebalikan dari input dengan tidak memperdulikan bahwa ada output Q (kebalikan dari output Q)

Saat dimasukkan input 01 maka output adalah 10 setelah itu dimasukkan input 11 maka output akan tetap 10 karena dalam tabel kebenaran jika input 11 maka output memory (sama dengan output sebelumnya)

Saat dimasukkan input 10 maka output 01 setelah itu dimasukkan input memory 11 maka output akan tetap 01.

Berikut Diagram yang lebih memperjelas analisa :

Penjelasan :

Contoh saat diinginkan output Q = 1 maka Q = 0, maka input 2 pada gerbang nand1 = 0, input 2 pada gerbang nand2 = 1, dari gerbang nand1 input 2 adalah 0 untuk menghasilkan ouput Q = 1 maka pada input 1 (S) masukkan logik 0. Dari gerbang nand2 input 2 adalah 1 untuk menghasilkan ouput Q = 0 maka input 1 (R) masukkan logik 1. Jadilah jika dimasukkan input 01 akan menghasilkan output 10.

Memory terjadi karena misal pada contoh diatas gerbang nand1 input 1 (S) bisa saja dimasukkkan logik 1 akan menghasilkan output Q = 1 pula, namun lihat pula pada contoh pada gambar pada gerbang nand2 input 1 (R) bisa saja dimasukkan logik 0 akan menghasilkan output Q = 1 pula, maka dari itu saat input 11 akan terjadi memory.

Tabel 6.3. dan 6.4. RS-FF Input Aktif Tinggi (NOR GATE)

Pada R(Reset) S(Set) Flip-Flop input aktif tinggi, dibuat dengan gerbang NOR yaitu IC 7402 dengan identifikasi kaki IC didapat 4 gerbang, dengan gerbang pertama input kaki 2 & 3 outputnya kaki 1 dan seterusnya dapat dilihat pada Tabel 6.3. Pada percobaan yang dilakukan didapat data :

Input S = 1 ,R=1 output Q = 0 dan Q = 0 ,ini karena pada keadaan yang sebenarnya/pada tabel kebenaran RS-FF input aktif tinggi jika dimasukkan input 11 maka outputnya terlarang/tidak dapat diprediksi, kondisi ini berarti menerapkan suatu pemicu ada ke dua masukan S dan R pada saat yang sama. Hal ini merupakan suatu pertentangan karena mengandung pengertian bahwa kita berupaya untuk memperoleh keluaran y yang secara serentak sama dengan 1 dan sama dengan 0. Hal ini tidak masuk akal dan oleh sebab itu masukan ini

9

Page 12: 13 Kel07 Tt2a Tejo Yulianto

dinyatakan terlarang. Pada prakteknya akan terbaca outputnya kebalikan dari input dengan tidak memperdulikan bahwa ada output Q (kebalikan dari output Q)

Saat dimasukkan input 10 maka output adalah 10 setelah itu dimasukkan input 00 maka output akan tetap 10 karena dalam tabel kebenaran jika input 00 maka output memory (sama dengan output sebelumnya)

Saat dimasukkan input 01 maka output 01 setelah itu dimasukkan input memory 00 maka output akan tetap 01.

Berikut Diagram yang lebih memperjelas analisa :

Penjelasan :

Contoh saat diinginkan output Q = 1 maka Q = 0, maka input 2 pada gerbang nor1 = 0, input 2 pada gerbang nor2 = 1, dari gerbang nor1 input 2 adalah 1 untuk menghasilkan ouput Q = 0 maka pada input 1 (S) masukkan logik 1. Dari gerbang nor2 input 2 adalah 0 untuk menghasilkan ouput Q = 1 maka input 1 (R) masukkan logik 0. Jadilah jika dimasukkan input 10 akan menghasilkan output 10.

Memory terjadi karena misal pada contoh diatas gerbang nor1 input 1 (S) bisa saja dimasukkkan logik 0 akan menghasilkan output Q= 0 pula, namun lihat pula pada contoh pada gambar pada gerbang nor2 input 1 (R) bisa saja dimasukkan logik 1 akan menghasilkan output Q = 0 pula, maka dari itu saat input 00 akan terjadi memory.

Tabel 6.5. dan Tabel 6.6. IC 7474 D-FF

D flip-flop adalah RS flip-flop yang ditambah dengan suatu inventer pada reset inputnya dan dapat juga menggunakan IC 7474. Sifat dari D flip-flop adalah bila input D (Data) dan pulsa clock berlogik 1, maka output Q akan berlogik 1 dan bilamana input D berlogik 0, maka D flip-flop akan berada pada keadaan reset atau output Q berlogik 0. Flip-flop D hanya memiliki input data tunggal (D) dan input detak (CK). Flip-flop D sering kali disebut juga sebagai flip-flop tunda. Nama ini menggambarkan operasi unit ini. Apapun bentuk input pada input data (D), input tersebut akan tertunda selama satu pulsa detak untuk mencapai output normal (Q). Data dipindahkan ke output pada transisi detak Low ke High.

Dari percobaan didapat data :

10

11

Page 13: 13 Kel07 Tt2a Tejo Yulianto

Bila clock dan input D tidak bekerja (dalam tabel ditandai dengan X) pada data ke 1-3 maka rangkaian akan bekerja seperti RS-FF input aktif rendah saat input preset (set) = 0 ,clear (reset) = 0 maka output tidak bisa diprediksi/terlarang ,kondisi ini berarti menerapkan suatu pemicu ada ke dua masukan S dan R pada saat yang sama. Hal ini merupakan suatu pertentangan karena mengandung pengertian bahwa kita berupaya untuk memperoleh keluaran y yang secara serentak sama dengan 1 dan sama dengan 0. Hal ini tidak masuk akal dan oleh sebab itu masukan ini dinyatakan terlarang .Dalam prakteknya didapat output Q = 1 dan Q = 1 ,saat input 01 output 10, saat input 10 output 01.

Bila clock bekerja (pada D-FF clock bekerja pada clock naik = 1) dan input D terdapat input maka output akan tergantung input D, sedangkan preset dan clear = 1 supaya clock dapat bekerja, dari percobaan didapat jika input D = 0 maka output Q = 0 dan Q = 1 (sesuai sifat dari D-FF) begitu juga jika D = 1 maka output Q akan = 1.

Rangkaian Logikanya adalah sebagai berikut :

Tabel 6.7. dan 6.8. IC 7476 JK-FF

Flip-flop J-K merupakan penyempurnaan dari flip-flop R-S terutama untuk mengatasi masalah osilasi, yaitu dengan adanya umpan balik, serta masalah kondisi terlarang seperti yang telah dijelaskan di atas, yaitu pada kondisi masukan J dan K berlogika 1 yang akan membuat kondisi keluaran menjadi berlawanan dengan kondisi keluaran sebelumnya atau dikenal dengan istilah toggle. Sementara untuk keluaran berdasarkan kondisi-kondisi masukan yang lain semua sama dengan flip-flop R-S.

Dari percobaan didapat data :

Clock

Q

Q'D

12

Page 14: 13 Kel07 Tt2a Tejo Yulianto

Bila clock dan input JK tidak bekerja (dalam tabel ditandai dengan X) pada data ke 1-3 maka rangkaian akan bekerja seperti RS-FF input aktif rendah saat input preset (set) = 0 ,clear (reset) = 0 maka output tidak bisa diprediksi/terlarang ,kondisi ini berarti menerapkan suatu pemicu ada ke dua masukan S dan R pada saat yang sama. Hal ini merupakan suatu pertentangan karena mengandung pengertian bahwa kita berupaya untuk memperoleh keluaran y yang secara serentak sama dengan 1 dan sama dengan 0. Hal ini tidak masuk akal dan oleh sebab itu masukan ini dinyatakan terlarang. Dalam prakteknya didapat output Q = 1 dan Q = 1 ,saat input 01 output 10, saat input 10 output 01.

Bila clock bekerja (pada JK-FF clock bekerja pada clock turun = 0) dan input JK terdapat input maka output akan tergantung input JK dan dapat dilihat pada tabel kebenaran JK-FF pada “Dasar Teori” pada data ke 3 output yang didapat adalah 00 maka saat JK dimasukkan input 00 (pada data ke 4) dengan preset dan clear 11 (supaya clock dapat bekerja) akan keluar output 01 pula, karena pada JK-FF saat dimasukkan input 00 outputnya memory (sama dengan output sebelumnya), saat dimasukkan input JK 10 outputnya 10, input 01 outputnya 01, selain itu jika dimasukkan input 11 akan terjadi toggle (outputnya akan menjadi kebalikan dari output sebelumnya)

Diagram Rangkaiannya :

7. KESIMPULANDalam sistem digital umumnya membutuhkan 2 hal penting yaitu rangkaian

kombinatorial dan elemen memory salah satunya flip-flop ,fli-flop adalah rangkaian utama dalam logika sekuensial. Counter, register serta rangkaian sekuensial lain disusun dengan menggunakan flip-flop sebagai komponen utama dalam elemen memory. Flip-flop adalah rangkaian yang mempunyai fungsi pengingat (memory). Artinya rangkaian ini mampu melakukan proses penyimpanan data sesuai dengan kombinasi masukan yang diberikan kepadanya. Data yang tersimpan itu dapat dikeluarkan sesuai dengan kombinasi masukan yang diberikan.

8. PERTANYAAN DAN TUGAS

J

Clock

Q

Q'K

13

Page 15: 13 Kel07 Tt2a Tejo Yulianto

1. Pada rangkaian flip-flop mempergunakan gerbang NAND, kondisi input

bagaiamana output aktif (menyala) ?

2. Pada rangkaian flip-flop mempergunakan gerbang NOR, kondisi input bagaimana

output aktif (menyala) ?

3. Apa yang dimaksud dengan input aktif rendah dan input aktif tinggi ?

4. Pada rangkaian D flip-flop, kondisi input bagaimana output aktif (menyala) ?

5. Pada rangkaian JK flip-flop, kondisi input bagaimana output aktif (menyala) ?

6. Apa fungsi input Preset dan Clear pada IC 7474 dan 7476 ?

7. Apa perbedaan input sinkron dengan input asinkron pada flip-flop ?

8. Buatlah kesimpulan dari percobaan ini !

Jawaban :

1. Kondisi output akan menyala pada flip-flop gerbang NAND (RS FF input

aktif rendah) saat dimasukkan input S = 0 dan R = 1.

2. Kondisi output akan menyala pada flip-flop gerbang NOR (RS FF input aktif

tinggi) saat dimasukkan input S = 1 dan R = 0.

3. Input aktif rendah adalah output akan aktif saat dimasukkan input logik 0

Input aktif tinggi adalah output akan aktif saat dimasukkan input logik 1

4. Kondisi output akan menyala pada D flip-flop saat dimasukkan input D = 1.

5. Kondisi output akan menyala pada JK flip-flop saat dimasukkan input J = 1

dan K = 0.

6. Set/Preset, yaitu jika suatu kondisi masukan mengakibatkan keluaran (Q) bernilai logika positif (1) saat dipicu, apapun kondisi sebelumnya.Reset/Clear, yaitu jika suatu kondisi masukan mengakibatkan keluaran (Q) bernilai logika negatif (0) saat dipicu, apapun kondisi sebelumnya.

7. Pada Syncronous counter pemicuan flip-flop dilakukan serentak (dipicu oleh satu sumber clock) susunan flip-flopnya paralel selain itu, pada Counter Sinkron, sumber clock diberikan pada masing-masing input Clock dari Flip-flop penyusunnya, sehingga apabila ada perubahan pulsa dari sumber, maka perubahan tersebut akan men-trigger seluruh Flip-flop secara bersama-sama. Sedangkan pada Asyncronous counter, minimal ada salah satu flip-flop yang clock-nya dipicu oleh keluaran flip-flop lain atau dari sumber clock lain, dan susunan flip-flopnya seri selain itu pada Counter Asinkron, sumber clock hanya diletakkan pada input Clock di Flip-flop terdepan (bagian Least Significant Bit / LSB), sedangkan input-input clock Flip-flop yang lain mendapatkan catu dari output Flip-flop sebelumnya.

8. Kesimpulan dapat di lihat pada bagian kesimpulan.9. DAFTAR PUSTAKA

14

Page 16: 13 Kel07 Tt2a Tejo Yulianto

Nixon Benny, Amd.ST, 2008. Laboratorium Digital 1 (Rangkaian Kombinational).

Depok : Politeknik Negeri Jakarta.

Singh, Anokh dan Chhabra, A.K.2005.Fundamental of Digital Electrinics and

Microprocessor. New Delhi : S.chand & Company LTD.

Widjanarka N, Wijaya.2006.Teknik Digital.Jakarta : Erlangga.

Infomansyur.blogspot.com.”Makalah Flip – Flop”. http://infomansyur.blogspot.com.

( 10 Desember 2012 )

LAMPIRAN

Page 17: 13 Kel07 Tt2a Tejo Yulianto